莱迪思博客

FPGA Design Constraints – Performance and Analysis to Achieve Design and Timing Closure

FPGA设计约束——性能分析实现设计和时序收敛

Posted 12/15/2021 by Roger Do, Senior Product Manager, Design Tools, Lattice Semiconductor

以前的FPGA设计很简单。设计人员只需在芯片中全局设置基本时钟约束即可。而如今FPGA设计变得复杂起来。设计中会有多个时钟,需要考虑这些时钟之间的关系。还可能需要考虑时钟域交叉的问题。因此,当今的FPGA设计工具必须拥有更强大的分析功能,从而为设计人员确定时钟域交叉的位置,或者能够约束多个时钟,并对I/O进行约束确保顺利进行芯片设计。 约束是用来指导FPGA设计的实现工具,例如综合和布局布线。它们可以让设计团队确定设计的性能要求并帮助设计工具满足这些要求。设计约束和时序约束在FPGA设计中十分重要,因为它们明确了工具需要优化和报告的内容。不受约束的设计不会获得优化和产生报告,因为没有对它们设置约束来明确其运行速度;此外,这些工具也不会告知设计的执行速度如何,因为没有明确的指示来告诉工具需要此类信息。 因此,在最新版本的莱迪思Radiant设计工具中,我们关注两个目标——性能和分析。 图1:Radiant 3.1  Radiant 3.1改进了时序约束和时序分析之间的关联性,从而让模拟性能尽可能地接近实际的器件性能。该版本的设计工具还延续了我们在时钟频...

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Introducing Lattice Propel

莱迪思全新推出Propel

Posted 06/04/2020 by Roger Do

莱迪思Propel设计环境让硬件和软件开发人员可以快速轻松地开发基于莱迪思FPGA的应用。

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