莱迪思博客

随着FPGA密度和复杂性的提高，设计团队会将之前由其他类型的半导体（如ASIC和MCU）处理的设计迁移到这些更复杂的FPGA上。然而，通常情况下，复杂性的器件可能会带来新的挑战，设计人员可以依靠软件工具高效实现设计，充分发挥FPGA器件的高级功能。 莱迪思Radiant®软件提供FPGA设计流程功能来满足这些设计原则，同时利用了FPGA设计流程的优势——提供行业领先的工具和特性，帮助用户高效开发FPGA应用。 在最新的Radiant软件版本中，莱迪思增加了宏设计流程，可以实现基于模块的设计流程。这有助于设计人员更快地实现时序收敛，在不同项目中重用设计，并强化Radiant软件所支持的现有基于团队的设计环境。 更快的时序收敛 宏设计流程带来的众多好处之一是，它可以通过锁定项目中关键设计模块的性能且仅重新编译设计中的其他模块，从而缩短时序收敛周期。 以下面的设计示例为例。 图1. “滤波器（Filter）”这一层级是设计中的关键时序模块，设计的其余部分可以相对容易地收敛时序。“滤波器”这一层级可以设置为宏...

The importance and adoption of FPGA technologies are growing exponentially in space applications thanks to their on-orbit reconfigurability, responsiveness, and flexibility. This is especially true for the latest space application development aimed at Low Earth Orbit (LEO). Operators in LEO typically deploy fleets of satellites to perform applications from ship and asset tracking to weather, environment, and ecosystem monitoring. However, developing applications for space brings challenges ...

以前的FPGA设计很简单。设计人员只需在芯片中全局设置基本时钟约束即可。而如今FPGA设计变得复杂起来。设计中会有多个时钟，需要考虑这些时钟之间的关系。还可能需要考虑时钟域交叉的问题。因此，当今的FPGA设计工具必须拥有更强大的分析功能，从而为设计人员确定时钟域交叉的位置，或者能够约束多个时钟，并对I/O进行约束确保顺利进行芯片设计。 约束是用来指导FPGA设计的实现工具，例如综合和布局布线。它们可以让设计团队确定设计的性能要求并帮助设计工具满足这些要求。设计约束和时序约束在FPGA设计中十分重要，因为它们明确了工具需要优化和报告的内容。不受约束的设计不会获得优化和产生报告，因为没有对它们设置约束来明确其运行速度；此外，这些工具也不会告知设计的执行速度如何，因为没有明确的指示来告诉工具需要此类信息。 因此，在最新版本的莱迪思Radiant设计工具中，我们关注两个目标——性能和分析。 图1：Radiant 3.1  Radiant 3.1改进了时序约束和时序分析之间的关联性，从而让模拟性能尽可能地接近实际的器件性能。该版本的设计工具还延续了我们在时钟频...

本文介绍了如何在一个DAC和莱迪思FPGA之间实现单个时钟域的SPI接口。

本文主要介绍了如何在DAC和莱迪思FPGA之间实现两个时钟域的SPI接口。

这篇博文重点介绍了如何在莱迪思FPGA上合理地说明和验证时序约束。

你是否在开发嵌入式系统软件？你是否对使用RISC-V处理器感兴趣？

莱迪思Propel设计环境让硬件和软件开发人员可以快速轻松地开发基于莱迪思FPGA的应用。

莱迪思近期推出了新一代FPGA设计软件：莱迪思Radiant设计软件。莱迪思致力于边缘互联和计算设计，Radiant设计软件专为网络边缘应用开发而设计。它是个全功能工具套件，在易用性上更是毫不逊色。