DDR3 PHY IP核

特性

• 支持每个DQS组的写电平。有关断板上存储器应用写电平的选项
• 支持所有有效的DDR3指令
• 支持动态晶片上终端（ODT）的控制
• LatticeECP3 I/O基本组件管理读偏移（读电平相等）
• 控制IP核外的存储器复位选项
• MC和DFI之间1:1的频率比接口，DFI和PHY之间1:2的频率比接口
• 通过DDR PHY接口(DFI)行业标准连接到任意DDR3存储器控制器(MC)
• 能与行业标准的DDR3 SDRAM元件和符合JESD79-3规范的模块连接
• 支持所有LatticeECP3 “EA”器件
• 高性能DDR3操作，高达400 MHz/800 Mbps
• 支持的存储器数据通道宽度为8、16、24、32、40、48、56、64和72位
• 支持x4、x8和x16器件配置
• 支持无缓冲的DDR3 DIMM或DDR3 RDIMM模块的每一级
• 支持板载内存 （最多两个芯片选择）
• 可编程突发长度8 (fixed)、chopped 4或8 (on-the-fly)、chopped 4 (fixed)
• 通过用户模式寄存器编程，支持自动DDR3 SDRAM初始化

DDR3 SDRAM控制器可作为一个IPexpress用户可配置的IP核，能够进行IP的配置，生成网表和仿真文件用于设计。请注意，除非购买这个IP 的许可证，否则可能不能生成位流，或比特流可能有时间逻辑。