莱迪思的双倍数据速率（DDR3）物理接口（PHY）IP是一个通用的IP，提供了DDR3存储器控制器（MC）和DDR3存储器件之间的连接，符合JESD79- 3标准。DDR3 PHY IP在本地端提供了行业标准的DDR PHY接口（DFI）总线与存储器控制器连接。DFI协议定义了通过DFI总线，从或至DDDR3器件传输控制信息和数据所需的信号、信号关系和时序参数。
DDR3 PHY IP简化了任意DDR3存储器控制器和莱迪思FPGA DDR3基本组件的集成，从而使用户可以只实现用户设计中存储器控制器的逻辑部分。莱迪思的DDR3 PHY IP包含了存储器件所需的所有逻辑资源，包括依赖于FPGA DDR IO基本组件进行初始化过程、写电平、读数据采集和读取数据偏移校正。
特性
- 支持每个DQS组的写电平。有关断板上存储器应用写电平的选项
- 支持所有有效的DDR3指令
- 支持动态晶片上终端（ODT）的控制
- LatticeECP3 I/O基本组件管理读偏移（读电平相等）
- 控制IP核外的存储器复位选项
- MC和DFI之间1:1的频率比接口，DFI和PHY之间1:2的频率比接口
- 通过DDR PHY接口(DFI)行业标准连接到任意DDR3存储器控制器(MC)
- 能与行业标准的DDR3 SDRAM元件和符合JESD79-3规范的模块连接
- 支持所有LatticeECP3 “EA”器件
- 高性能DDR3操作，高达400 MHz/800 Mbps
- 支持的存储器数据通道宽度为8、16、24、32、40、48、56、64和72位
- 支持x4、x8和x16器件配置
- 支持无缓冲的DDR3 DIMM或DDR3 RDIMM模块的每一级
- 支持板载内存 （最多两个芯片选择）
- 可编程突发长度8 (fixed)、chopped 4或8 (on-the-fly)、chopped 4 (fixed)
- 通过用户模式寄存器编程，支持自动DDR3 SDRAM初始化
DDR3 SDRAM控制器可作为一个IPexpress用户可配置的IP核，能够进行IP的配置，生成网表和仿真文件用于设计。请注意，除非购买这个IP 的许可证，否则可能不能生成位流，或比特流可能有时间逻辑。
