ラティスのダブルデータレート（DDR3）フィジカルインターフェース（PHY）はDDR3メモリコントローラ（MC）とJESD79-3規格に準拠したDDR3メモリデバイス間の接続を可能にする汎用IPです。DDR3 PHY IPはローカルサイドで業界規格のDDR PHYインターフェース（DFI）バスを提供し、メモリコントローラとのインターフェースを実現します。DFIプロトコルは、DFIバスを介して情報とデータの制御をDDR3デバイスに送受信するために必要な信号、信号の関係、タイミングパラメータを定義します。
DDR3 PHY IPは、ラティスのFPGA DDR3プリミティブをDDR3メモリコントローラに統合するのに必要な労力を削減し、これによってユーザはユーザ設計においてメモリコントローラのロジカル部分のみを実装することができます。ラティスのDDR3 PHY IPはFPGA DDR IOプリミティブに依存するメモリデバイスの初期化手順、ライトレベリング、読み取りデータキャプチャ、デスキューに必要なすべてのロジックが含まれています。
機能
- 各 DQS グループのライトレベリングをサポート。ライトレベリングをオフするオプションも提供
- すべての有効な DDR3 コマンドをサポート
- ダイナミック ODT (On-Die Termination) 制御をサポート
- LatticeECP3 I/O プリミティブによるリードスキューの管理 (リードレベリングと同等)
- IP コア外部からメモリリセットを制御するオプションを提供
- MC と DFI の間の周波数は 1:1、DFI と PHY の間は 1:2
- DDR PHY インタフェース (DFI) 規格に準拠し DDR3 メモリコントローラと接続可能
- 規格に準拠した DDR3 SDRAM と JESD79-1 仕様に準拠したモジュールと接続可能
- LatticeECP3 "EA" デバイスをサポート
- 最大 400MHz/800Mbps の高速 DDR3 インタフェースを実現
- -8、-16、-24、-32、-40、-56、-64、-72 のメモリデータパス幅をサポート
- x4、x8、x16 のデバイス構成をサポート
- 1つのアンバッファード DDR3 DIMM または DIMM 毎に最大 2 ランクまでの DDR3 RDIMM をサポート
- オンボードメモリ (最大 2 チップセレクト) をサポート
- プログラム可能な 8 つ(固定)のバースト長、4 または 8 (on-the-fly) のバーストチョップ、4 (固定) のバーストチョップ
- DDR3 SDRAM 自動初期化とユーザ・モード・レジスタ・プログラミングをサポート
DDR3 SDRAM は、ユーザが設定変更可能な IP コアです。IP の構成と、デザインで使用するネットリストとシミュレーション用ファイルの生成します。IP ライセンスを未購入の場合、FPGA プログラム用ビットストリームにはタイムアウトロジックが挿入されます。
