ラティスのダブルデータレート（DDR3）フィジカルインターフェース（PHY）はDDR3メモリコントローラ（MC）とJESD79-3規格に準拠したDDR3メモリデバイス間の接続を可能にする汎用IPです。DDR3 PHY IPはローカルサイドで業界規格のDDR PHYインターフェース（DFI）バスを提供し、メモリコントローラとのインターフェースを実現します。DFIプロトコルは、DFIバスを介して情報とデータの制御をDDR3デバイスに送受信するために必要な信号、信号の関係、タイミングパラメータを定義します。
DDR3 PHY IPは、ラティスのFPGA DDR3プリミティブをDDR3メモリコントローラに統合するのに必要な労力を削減し、これによってユーザはユーザ設計においてメモリコントローラのロジカル部分のみを実装することができます。ラティスのDDR3 PHY IPはFPGA DDR IOプリミティブに依存するメモリデバイスの初期化手順、ライトレベリング、読み取りデータキャプチャ、デスキューに必要なすべてのロジックが含まれています。