MachXO3D

ハードウェアRoot-of-Trustとデュアルブート機能で安全な制御アプリケーションを拡充

検証済みのMachXO3アーキテクチャに実装-MachXO3Dは不変の埋め込みセキュリティブロック、強化された制御機能、そして最大2700キロビットの拡張ユーザーフラッシュメモリを追加します

高速FPGA-不変のセキュリティにより、ハードウェアのRoot-of-Trust、ECDSA、ECIES、AES、SHA、HMAC、TRNG、ユニークID、公開/秘密キーの生成など、事前に検証された暗号化機能が可能になります

デバイス上のデュアルブートフラッシュ-デュアルブート構成向け外部メモリの必要がありません。オンデバイスデュアルブートフラッシュはフェイルセーフのプログラミングとフィールド内アップデートにおける柔軟性を提供します

機能

  • プラットフォームで最初にオン、最後にオフになるRoot-of-Trustを統合することでハードウェアセキュリティの実装を簡素化
  • デバイスの製造、輸送、プラットフォームの製造、設置、運用、廃棄を含む製品のライフサイクルを通してセキュリティに対応
  • データ・機器のセキュリティ、データ認証、設計のセキュリティブランド保護など包括的な保護を可能に
  • 安全なデュアルブート構成ブロックを組み合わせたプログラマブルロジックは設計実装中の柔軟性を提供し、機器の展開後も安全なアップデートが可能です
  • 非揮発性メモリの保護、不正コードの検出、破損があった場合の復元機能により、NIST SP 800 193 PFRガイドラインに準拠した堅牢なセキュリティをもたらします

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Security

MachXO3D is NIST-CAVP certified and complies with NIST SP 800-193 PFR Guidelines

Lattice has completed the National Institute of Standards and Technology (NIST) Cryptographic Algorithm Validation Program (CAVP) certification for the MachXO3D™ cryptographic functions listed below. NIST CAVP provides validation testing of FIPS-approved and NIST-recommended cryptographic algorithms and their individual components. Federal Information Processing Standards (FIPS) is the U.S. federal government’s standard for cryptographic software.

The MachXO3D establishes a hardware Root-of-Trust (ROT) to protect, detect and recover the device and other components from unauthorized firmware access throughout their systems’ lifecycle, from the point of manufacturing to end of life. These security functions are compliant with NIST SP 800-193 PFR guidelines and now certified with NIST-CAVP validation tests described in below table.

NIST-CAVP Certifications for MachXO3D™ cryptographic functions

Validation Number C998
Test Capabilities Description
AES-ECB Direction: Decrypt, Encrypt
Key Length: 128, 256
ECDSA KeyGen (186-4) Curve: P-256
Secret Generation Mode: Testing Candidates
ECDSA SigGen (186-4) Capabilities:
    Curve: P-256
    Hash Algorithm: SHA2-256
ECDSA SigVer (186-4) Capabilities:
    Curve: P-256
    Hash Algorithm: SHA2-256
HMAC DRBG Prediction Resistance: No
Capabilities:
Mode: SHA2-256
Entropy Input: 256
Nonce: 256
Personalization String Length: 0
Additional Input: 0
Returned Bits: 256
HAC-SHA2-256 MAC: 256
Key sizes < block size
KAS-ECC Function: Key Pair Generation
KAS-ECC CDH-Component Function: Key Pair Generation
SHA-256 Message Length: 8-65536 Increment 8

To see this certification on the NIST website, click here.

To learn more about NIST CAVP, click here.

ファミリーテーブル

MachXO3D Device選択ガイド
機能 MachXO3D-4300 MachXO3D-9400
LUT数 4300 9400
分散RAM (kビット) 34 73
EBR SRAM (kビット) 92 432
UFM (kビット) 367/11223 1088/26933
PLL 2 2
拡張セキュリティブロック 1 1
オシレータ 1 1
チップ上デュアルブート あり あり
I3C対応I/O あり1 あり1
MIPI D-PHY対応2 あり あり
コアVcc 2.5 - 3.3V 2.5 - 3.3V
工業用温度グレード あり あり
産業用温度グレード あり あり
高性能 / 低消費電力モード HC / ZC HC / ZC

1. I3Cダイナミックプルアップ機能を備えたバンク3で4ペアのI/O
2. HCデバイスのみ
3. デュアルブートが無効になっている場合、画像スペースは追加のUFMとして再利用できます。

0.5 mm 空間 I/O カウント
MachXO3D-4300 MachXO3D-9400
72 QFN (10 mm x 10 mm) 58 (HC / ZC) 58 (HC / ZC)
0.8 mm空間 I/O カウント
MachXO3D-4300 MachXO3D-9400
256ボール caBGA (14 mm x 14 mm) 206 (HC / ZC) 206 (HC / ZC)
400ボール caBGA (17 mm x 17 mm) 335 (HC / ZC)
484ボール caBGA (19 mm x 19 mm) 383 (HC)

ソリューション例

安全な制御PLD

  • デュアルブートハードウェアRoof-of-Trustにより、安全な制御PLD機能を拡充し、包括的で柔軟・堅牢なハードウェアセキュリティを製品ライフサイクルを通して簡素化

安全サーバー

  • 拡張された安全構成ブロックはMachXO3D自身が悪性な攻撃から保護・検出・復元することを可能に
  • FPGAファブリックにより、同時に複数のプラットフォームファームウェアの保護・検出・復元する並列処理機能が可能に
  • NIST SP 800 193 プラットフォームファームウェアレジリエンス (PFR) ガイドラインに準拠

実装の信頼チェーン

  • ハードウェアRoot-of-Trustはシステム全体を保護する信頼チェーンの最初の輪です
  • 起動時、強化されたデバイス構成エンジンは暗号によってMachXO3Dの構成画像を検証
  • 起動時、組込みセキュリティブロックは他のプラットフォームファームウェアを認証する暗号化機能を提供します
  • インスタントオン機能を備えたMachXO3Dは、プラットフォーム上で安全に起動する最初のデバイスであり、信頼チェーンの優れたアンカーです。

デザインリソース

プログラミング ハードウェア

当社のプログラミングハードウェアでインシステム・プログラミング、インサーキット再構成の負担を軽減

Software

Complete Design Flows, High Ease of Use

ドキュメント

Quick Reference
Technical Resources
Information Resources
Downloads
TITLE NUMBER VERSION DATE FORMAT SIZE
Implementing High-Speed Interfaces with MachXO3D Usage Guide
FPGA-TN-02065 0.90 6/16/2019 PDF 1.9 MB
MachXO3D Hardware Checklist
FPGA-TN-02104 0.9 5/21/2019 PDF 739.4 KB
MachXO3D Programming and Configuration Usage Guide
FPGA-TN-02069 0.9 5/21/2019 PDF 1.7 MB
MachXO3D Soft Error Detection (SED)/Correction (SEC) Usage Guide
FPGA-TN-02124 0.90 5/21/2019 PDF 1.1 MB
MachXO3D sysCLOCK PLL Usage Guide
FPGA-TN-02070 0.90 6/16/2019 PDF 1.8 MB
MachXO3D sysI/O Usage Guide
FPGA-TN-02068 0.90 6/16/2019 PDF 1.1 MB
Memory Usage Guide for MachXO3D Devices
FPGA-TN-02066 0.90 6/16/2019 PDF 4.5 MB
PCB Layout Recommendations for BGA Packages
FPGA-TN-02024 4.1 5/20/2019 PDF 4.6 MB
Power Decoupling and Bypass Filtering for Programmable Devices
TN1068 1.0 5/1/2004 PDF 31.4 KB
Using Hardened Control Functions in MachXO3D Devices
FPGA-TN-02117 1.1 8/28/2019 PDF 1.7 MB
Using Hardened Control Functions in MachXO3D Devices Reference Guide
FPGA-TN-02119 0.90 8/5/2019 PDF 2.2 MB
MachXO3D Family Data Sheet
FPGA-DS-02026 0.90 5/20/2019 PDF 2.9 MB
MachXO3D 256-Pin caBGA Package Migration File
1.0 5/21/2019 CSV 15 KB
MachXO3D 72-Pin QFN Package Migration File
1.0 5/21/2019 CSV 4.7 KB
MachXO3D-4300 Pinout
1.0 5/21/2019 CSV 17.4 KB
MachXO3D-9400 Pinout
1.0 5/21/2019 CSV 28.1 KB
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MachXO3D Family Data Sheet
FPGA-DS-02026 0.90 5/20/2019 PDF 2.9 MB
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MachXO3D Embedded Security Block
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FPGA-TN-02091 5/21/2019
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MachXO3D Hardware Checklist
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MachXO3D Programming and Configuration Usage Guide
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MachXO3D Soft Error Detection (SED)/Correction (SEC) Usage Guide
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MachXO3D sysCLOCK PLL Usage Guide
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MachXO3D sysI/O Usage Guide
FPGA-TN-02068 0.90 6/16/2019 PDF 1.1 MB
Memory Usage Guide for MachXO3D Devices
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PCB Layout Recommendations for BGA Packages
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Power Decoupling and Bypass Filtering for Programmable Devices
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Using Hardened Control Functions in MachXO3D Devices
FPGA-TN-02117 1.1 8/28/2019 PDF 1.7 MB
Using Hardened Control Functions in MachXO3D Devices Reference Guide
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MachXO3D 256-Pin caBGA Package Migration File
1.0 5/21/2019 CSV 15 KB
MachXO3D 72-Pin QFN Package Migration File
1.0 5/21/2019 CSV 4.7 KB
MachXO3D-4300 Pinout
1.0 5/21/2019 CSV 17.4 KB
MachXO3D-9400 Pinout
1.0 5/21/2019 CSV 28.1 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Using MachXO3D ESB to implement AES128/256 Encryption/Decryption
FPGA-RD-02056 1.0 5/21/2019 PDF 781.8 KB
Using MachXO3D ESB to implement AES128/256 Encryption/Decryption - Source Code
1.0 5/21/2019 ZIP 712.9 KB
Using MachXO3D ESB to implement ECC Key Pair Generation
FPGA-RD-02057 1.0 5/21/2019 PDF 842.5 KB
Using MachXO3D ESB to implement ECC Key Pair Generation - Source Code
1.0 5/21/2019 ZIP 823.3 KB
Using MachXO3D ESB to implement ECDSA Generation/Verification
FPGA-RD-02053 1.0 5/21/2019 PDF 1 MB
Using MachXO3D ESB to implement ECDSA Generation/Verification - Source Code
1.0 5/21/2019 ZIP 974.6 KB
Using MachXO3D ESB to implement ECIES Encryption/Decryption
FPGA-RD-02055 1.0 5/21/2019 PDF 973.3 KB
Using MachXO3D ESB to implement ECIES Encryption/Decryption - Source Code
1.0 5/21/2019 ZIP 911.8 KB
Using MachXO3D ESB to implement HMAC SHA256 - Documentation
FPGA-RD-02052 1.0 5/21/2019 PDF 858.4 KB
Using MachXO3D ESB to implement HMAC SHA256 - Source Code
1.0 5/21/2019 ZIP 816.3 KB
Using MachXO3D ESB to implement SHA256
FPGA-RD-02054 1.0 5/21/2019 PDF 1000.5 KB
Using MachXO3D ESB to implement SHA256 - Source Code
1.0 5/21/2019 ZIP 989.3 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Lattice MachXO3D OrCAD Capture Schematic Library (OLB)
1.0 5/21/2019 ZIP 22.1 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
MachXO3D Product Brief
I0268 1.0 5/21/2019 PDF 567 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
BG256 XO3D
1.0 5/21/2019 PDF 23.2 KB
BG400 XO3D
1.0 5/21/2019 PDF 23.3 KB
BG484 XO3D
1.0 5/21/2019 PDF 23.3 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
[BSDL] LCMXO3D-4300C CABGA256
1.0 5/21/2019 BSM 47.3 KB
[BSDL] LCMXO3D-4300C QFN72
1.0 5/21/2019
[BSDL] LCMXO3D-9400C CABGA256
1.0 5/21/2019 BSM 54.5 KB
[BSDL] LCMXO3D-9400C CABGA400
1.0 5/21/2019 BSM 65.8 KB
[BSDL] LCMXO3D-9400C CABGA484
1.0 5/21/2019 BSM 70.8 KB
[BSDL] LCMXO3D-9400C QFN72
1.0 5/21/2019 BSM 40.5 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Lattice MachXO3D
1.0 5/21/2019 IBS 38.3 MB


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