DDR3 SDRAM控制器

通用DDR3存储器接口控制器

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莱迪思双倍数据速率（DDR3）同步动态随机存取存储器（SDRAM）控制器是一种通用存储器控制器，能与符合JESD79 - 3、DDR3 SDRAM标准的DDR3存储器/模块互连，并为用户应用提供了一个通用的指令接口。DDR3 SDRAM是新一代SDRAM存储器技术，具有更快的速度，缓冲SSO，由于直接将信号连到SDRAM，取代了低偏移的树状分布的方法，因此减少了布线。这个IP核减少了需要整合DDR3存储器控制器与应用的其余部分所需投入的工作量，并且尽量减少直接处理DDR3存储接口。

DDR3 SDRAM 控制器 IP 引出线生成实用程序

DDR3 引出线生成实用程序是一个 GUI 工具能够生成引出线和首选项文件，包含使用 DDR3 SDRAM 控制器 IP 核设计的信息。有关此实用程序的详细信息，此处提供包括下载文件和文档。

特性

  • 连接符合JESD79-3、DDR3 SDRAM标准的行业标准DDR3 SDRAM组件和模块
  • 在速度等级为8的器件中，以最高400 MHz/800 Mbps的速率连接DDR3 SDRAM
  • 支持8、16、24、32、40、48、56、64和72位的存储器数据路径宽度
  • 支持x4、x8和x16器件配置
  • 支持无缓冲的DDR3 DIMM和DDR3 RDIMM模块

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Block Diagram

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  • DDR3 SDRAM Controller IP Core diagram for Nexus devices
  • High-level block diagram illustrating the main functional block used to implement the DDR3 SDRAM Controller IP Core functions
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  • DDR3 SDRAM Controller IP Core diagram for ECP5 and LatticeECP3 devices
  • The DDR3 memory controller consists of 3 sub modules: Memory Controller (MC) module, Physical Interface (PHY) module, and Clock Synchronization Module (CSM)

性能和设计尺寸

ECP51
参数 SLICE LUT 寄存器 I/O2 fMAX (MHz)3
数据总线宽度: 8 (x8) 1700 2450 1700 152 400 MHz (800 Mbps)
数据总线宽度: 16 (x8) 1800 2500 1900 230 400 MHz (800 Mbps)
数据总线宽度: 24 (x8) 1800 2560 1900 308 400 MHz (800 Mbps)
数据总线宽度: 32 (x8) 1900 2650 2050 182 400 MHz (800 Mbps)
数据总线宽度: 40 (x8) 2000 2750 2200 192 400 MHz (800 Mbps)
数据总线宽度: 48 (x8) 2100 2800 2350 202 400 MHz (800 Mbps)
数据总线宽度: 56 (x8) 2200 2900 2500 212 400 MHz (800 Mbps)

1. 使用LFE5U/LFE5UM-85F-8MG756器件和带有LFE5U/LFE5UM控制包的Lattice Diamond 3.2设计软件产生的性能和资源使用数据。 当使用不同软件版本或者ECP5系列中不同密度或速度级的器件实现该设计，性能可能会有所不同。
2. I/ O列显示的数字表示DDR3存储器接口的主要I / O数量。用户接口（本地端）的I / O不包括在内。
3. DDR3 IP 核可以在最快的速度等级 (8) 运行速度达到 400 MHz （800 DDR3) ，使用56位或更低的数据宽度并使用一个片选。

LatticeECP31, 2
参数 SLICE LUT 寄存器 I/O fMAX (MHz)
数据总线宽度: 8 (x8) 1635 2368 1670 42 400 MHz (800 Mbps)
数据总线宽度: 16 (x8) 1810 2505 1960 53 400 MHz (800 Mbps)
数据总线宽度: 24 (x8) 1989 2641 2267 64 400 MHz (800 Mbps)
数据总线宽度: 32 (x8) 2093 2640 2536 75 400 MHz (800 Mbps)
数据总线宽度: 40 (x8) 2058 2671 2377 86 400 MHz (800 Mbps)
数据总线宽度: 48 (x8) 2156 2734 2562 97 400 MHz (800 Mbps)
数据总线宽度: 56 (x8) 2297 2865 2725 108 400 MHz (800 Mbps)
数据总线宽度: 64 (x8) 2389 2978 2901 119 400 MHz (800 Mbps)
数据总线宽度: 72 (x8) 2527 3122 3000 130 333 MHz (666 Mbps)

1.使用LFE3 - 150EA - 8FN1156CTW器件和莱迪思Lattice Diamond 1.4软件产生的性能和资源使用数据。当使用不同软件版本或者LatticeECP3系列中不同密度或速度级的器件实现该设计，性能可能会有所不同。
2. 只支持EA芯片
3. DDR3 IP 核可以在最快的速度等级 (-8-8 L 或-9) 运行速度达到 400 MHz （800 DDR3) ，使用64位或更低的数据宽度并使用一个片选。

订购信息

产品系列 许可类型 器件编号
CrossLink-NX 单次设计 DDR3-P-CNX-U
多站点 DDR3-P-CNX-UT
ECP5 单次设计 DDR3-E5-U
多站点 DDR3-E5-UT
LatticeECP3 (EA) 单次设计 DDR3-P-E3-U1
多站点 DDR3-P-E5-UT1

IP版本：1.4.

评估：欲下载该IP完整的评估版本，请使用 IPexpress工具，并单击工具栏上的IP Server按钮。在此窗口下可以看到可供下载的所有LatticeCORE IP核模块。若要了解更多有关查看/下载IP的信息，请阅读IP Express 快速入门指南。

购买：欲了解如何购买该IP核，请联系您当地的莱迪思销售办事处。

文档

快速参考
资讯资源
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Nexus DDR3 Memory Controller IP Core - Driver API Reference
FPGA-TN-024011.26/26/2026PDF671.1 KB
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DDR3 SDRAM Controller IP Core - Lattice Diamond Software
FPGA-IPUG-020472.210/11/2020PDF3.6 MB
DDR3 SDRAM Controller IP Core for Nexus Devices - User Guide
FPGA-IPUG-020862.46/26/2026PDF2.6 MB
LatticeECP3 DDR3 Demo for the LatticeECP3 I/O Protocol Board User's Guide
UG3801.46/8/2012PDF2.7 MB
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DDR3 SDRAM Controller IP Core - Release Notes
FPGA-RN-020321.66/26/2026PDF406.5 KB
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IPexpress Quick Start Guide
8/5/2010PDF304.8 KB
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Implementing DDR3 Memory Controller (LatticeECP3)
1.03/10/2010PDF147.9 KB
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LatticeECP3 DDR3 Demo
1.46/8/2012ZIP235.3 KB