LPC (Low Pin Count) 总线控制器

Reference Design Logo莱迪思的LPC总线控制器参考设计实现了LPC主机和LPC外设,支持所需的七个LPC控制信号。这个设计用Verilog或VHDL实现,莱迪思的设计工具用于综合、布局和布线,以及模拟。可以有针对性地用多种莱迪思器件系列进行设计,它占用很少资源的特点使其能够移植到不同的FPGA / CPLD架构。该参考设计是基于英特尔的引脚数少的接口规范(1.1版)。

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框图

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性能和大小

经测试的器件* 语言 性能 I/O 引脚 占用资源 修订版
LPC 主机
LCMXO2-1200HC-5MG132CES Verilog >33MHz 50 99 LUTs 1.5
LCMXO2-1200HC-5MG132CES VHDL >33MHz 50 93 LUTs 1.5
LCMXO256C-3T100C Verilog >33MHz 50 109 LUTs 1.5
LCMXO256C-3T100C VHDL >33MHz 50 96 LUTs 1.5
LC4256ZE-5TN100C Verilog >33MHz 50 26 Macrocells 1.5
LC4256ZE-5TN100C VHDL >33MHz 50 26 Macrocells 1.5
LFE3-95EA-7FN1156C Verilog >33MHz 52 107 LUTs 1.6
LFE3-95EA-7FN1156C VHDL >33MHz 52 109 LUTs 1.6
LFXP2-5E-5M132C Verilog >33 MHz 50 119 LUTs 1.6
LFXP2-5E-5M132C VHDL >33MHz 50 119 LUTs 1.6
LPC 外设
LCMXO2-1200HC-5MG132CES Verilog >33MHz 52 75 LUTs 1.5
LCMXO2-1200HC-5MG132CES VHDL >33MHz 52 73 LUTs 1.5
LCMXO256C-3T100C Verilog >33MHz 52 75 LUTs 1.4
LCMXO256C-3T100C VHDL >33MHz 52 73 LUTs 1.5
LC4256ZE-5TN100C Verilog >33MHz 52 66 Macrocells 1.4
LC4256ZE-5TN100C VHDL >33MHz 52 66 Macrocells 1.5
LFE3-95EA-7FN1156C Verilog >33MHz 52 96 LUTs 1.6
LFE3-95EA-7FN1156C VHDL >33MHz 52 97 LUTs 1.6
LFXP2-5E-5M132C Verilog >33MHz 52 90 LUTs 1.6
LFXP2-5E-5M132C VHDL >33MHz 52 95 LUTs 1.6

* 也可用其他器件.

注意: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数,时序约束和所用的器件。若要了解更详细的情况,请查阅设计文件。除非另有说明,所有的代码和设计工作都是在PC平台上完成的。

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LPC (Low Pin Count) Bus Controller - Source Code
RD1049 1.6 4/12/2011 ZIP 517.2 KB
LPC (Low Pin Count) Bus Controller Reference Design - Documentation
FPGA-RD-02114 1.7 1/21/2021 PDF 1 MB