HDLC控制器

Reference Design LogoHDLC是国际标准化组织(ISO)公布的High-Level Data Link Control(高级数据链路控制)的缩写。这个数据链路协议位于7层OSI参考模型的数据链路层(第2层)。如今,各种数据链路层协议如LAPB、LAPD、LLC和SDLC都是在HDLC协议的基础上进行了一些修改的版本。

CPLD的网表文件包括:.BL1文件适用于ispMACH 4000ZE、4000和5000VG;.LD1文件适用于ispXPGA以及.NGO文件用于ORCA系列器件。适用于FPGA的网表文件包括.NGO文件。

立即跳转到

框图

性能和大小

系列 器件 通道配置 LUT REG SLICE fmax (MHz)1 版本
ECP2 LFE2-70E-5F672C 1 104 140 95 88 1.1
6 701 855 602 193 1.1
ECP2M LFE2M-70E-5F900C 1 104 140 95 292 1.1
6 701 855 602 158 1.1
XP2 LFXP2-17E-5F256C 1 104 140 95 292 1.1
6 701 855 602 163 1.1
MachXO LCMXO2280C5FT324C 1 105 140 76 227 1.1
6 698 855 477 149 1.1

1. 最大时钟频率是由莱迪思设计软件中的时序分析运行得到。请在加入您的设计后运行时序仿真。

CPLD的性能和资源使用情况

经测试的器件 性能 I/O引脚 设计大小 版本
多通道
LC51024VG-5F676 81.3 MHz 970/1024 宏单元 3.1
单通道
LC4256B-3T176C 270.3 MHz 149/256 宏单元 3.1
LC4256ZE-7MN144C 155.04 MHz   142/256 宏单元 3.1

1. 最大时钟频率是由莱迪思设计软件中的时序分析运行得到。请在加入您的设计后运行时序仿真。

注:上面所列的性能和设计大小都仅是估计值。实际结果可能根据所选的参数、时序限制和器件实现有所不同。请参见设计文档,了解详细信息。若无特别说明,所有的代码和设计工作都是在PC平台上完成的。

文档

技术资源
标题 编号 版本 日期 格式 文件大小
选择全部
HDLC Controller for FPGAs - Documentation
RD1038 01.1 9/4/2008 PDF 1.1 MB
HDLC Controller Implemented in ispMACH 4000ZE and CPLD Families - Source Code
RD1009 3.1 7/15/2009 ZIP 731.5 KB
HDLC Controller for FPGAs - Source Code
RD1038 1.0 9/4/2008 ZIP 1.2 MB
HDLC Controller Implemented in ispMACH 4000ZE and CPLD Families - Documentation
Also download the source code below
RD1009 03.1 7/1/2009 PDF 566 KB