通用异步接收器/发送器

兼容NS16450 UART的参考设计

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通用异步收发器（UART）是一个在电信领域十分流行和广泛使用的数字通信器件。业界有不同版本的UART。其中一些包含用于接收器/发射器数据缓冲的FIFO，其中一些具有9个数据位模式（起始位+9个数据位+奇偶校验+停止位）。

本参考设计描述了一个充分可配置的UART，针对各种莱迪思器件进行了优化和实现，与现有的半导体ASSP（专用标准产品）相比，拥有卓越的性能和架构。

发送器——通过新的数据写入，发射器可以发送保持寄存器。该串行数据帧（起始位+数据位+奇偶校验位+停止位）将以Clk16X频率的1/16传输。

接收器——接收器同步起始位，并在每个位的中心对所有输入位进行采样。内部时钟Clk16X是接收/发送波特率时钟频率的16倍，起始位需要低至少8个Clk16X时钟才能被视为有效的起始位。

中断——UART将中断的优先级分为四个级别，最大限度地减少外部软件交互，并将其记录在中断识别寄存器（IIR）中。按优先级顺序排列的四级中断条件分别是：Receiver Line Status、Received Data Ready、Transmitter Holding Register Empty和MODEM Status。接收数据（RxRdyn）和传输数据（TxRdyn）是单独的中断线。

 

特性

  • 功能上兼容NS16450 UART
  • 优先级充分排序的中断系统控制
  • 性能高于行业标准硬连线器件
  • MODEM接口功能（CTS、RTS、DSR、DTR、RI和DCD）和GNSS
  • 独立的输入和输出数据总线可用于较大设计中的嵌入式模块
 

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框图

Universal Asynchronous Receiver/Transmitter Block Diagram

性能和大小

器件系列 语言 速度等级 资源使用 fMAX (MHz) I/O 架构资源
MachXO51 Verilog-LSE -7 214 LUT >120 37 N/A
Verilog-Syn -7 214 LUT >120 37 N/A
MachXO21 Verilog-LSE -5 214 LUT >120 37 N/A
Verilog-Syn -5 201 LUT >120 37 N/A
VHDL-LSE -5 214 LUT >120 37 N/A
VHDL-Syn -5 203 LUT >120 37 N/A
MachXO2 Verilog-LSE -4 208 LUT >120 37 N/A
Verilog-Syn -4 204 LUT >120 37 N/A
VHDL-LSE -4 208 LUT >120 37 N/A
VHDL-Syn -4 201 LUT >120 37 N/A
LatticeECP33 VHDL -6 226 LUT >120 37 N/A
Verilog -6 212 LUT >120 37 N/A
LatticeXP24 VHDL -5 203 LUT >120 37 N/A
Verilog -5 209 LUT >120 37 N/A
ispMACH 4000ZE5 VHDL -5 (ns) 139个宏单元 >120 37 N/A
Platform Manager6 Verilog-LSE -3 208 LUT >120 37 N/A
Verilog-Syn -3 204 LUT >120 37 N/A
VHDL-LSE -3 208 LUT >120 37 N/A
VHDL-Syn -3 201 LUT >120 37 N/A

1. 性能和资源使用情况数据是通过使用LCMXO2-256HC-5TG100C和带LSE和Synplify Pro的Lattice Diamond 3.3设计软件测得的。
2. 性能和资源使用情况数据是通过使用LCMXO256C-4T100C和带LSE和Synplify Pro的Lattice Diamond 3.3设计软件测得的。
3. 性能和资源使用情况数据是通过使用LFE3-17EA-6FTN256C和Lattice Diamond 3.3设计软件测得的。
4. 性能和资源使用情况数据是通过使用LFXP2-5E-5M132C和Lattice Diamond 3.3设计软件测得的。
5. 性能和资源使用情况数据是通过使用LC4128ZE-5TN100C和ispLEVER Classic 1.4设计软件测得的。
6. 性能和资源使用情况数据是通过使用LPTM10-12107-3FTG208CES和带LSE和Synplify Pro的Lattice Diamond 3.3设计软件测得的。

订购信息

可以在莱迪思Radiant设计软件中免费使用。

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UART (Universal Asynchronous Receiver/Transmitter) - Documentation
RD1011 1.6 6/14/2011 PDF 346.3 KB
UART (Universal Asynchronous Receiver/Transmitter) - Source Code
RD1011 1.7 1/1/2015 ZIP 766.4 KB
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