莱迪思视频缩放器IP核用于放大或缩小视频流的分辨率。该IP支持从任意输入分辨率缩放到用户配置的各种输出分辨率。其灵活的架构支持多种缩放算法。高度可配置的设计充分利用了莱迪思FPGA提供的嵌入式RAM和DSP模块。简单的I/O握手使该IP适用于流视频或突发输入视频数据。在系统（in-system）输入和输出帧大小可基于帧进行更新。
该设计通过Verilog HDL实现。它可以使用莱迪思Radiant软件进行配置、生成和实现。它支持CertusPro-NX™、Certus-NX™和CrossLink-NX™ FPGA。
支持四种缩放算法——该 IP 支持四种缩放算法，即最近邻插值、双线性插值、双三次插值和多抽头Lanczos滤波器。Lanczos滤波器支持4到12个抽头。滤波器系数是在配置内核的编译时间生成的。
水平和垂直维度的缩放系数——视频缩放器IP核支持水平和垂直维度的不同缩放系数。它分两步执行垂直和水平缩放。