莱迪思半导体首次发布的USB 2.0 IP软核提供了连接USB主机的解决方案。该设计是使用Verilog HDL实现的。IP核适用于莱迪思CrossLinkU-NX FPGA器件。IP核使用集成了SynplifyPro综合工具的莱迪思Radiant软件实现。
USB 2.0 IP软核减少了将USB 2.0 Primitive集成到用户应用设计所需的工作量,并通过提供AHB数据接口最大限度地减少了直接处理USB 2.0的需求。
高速和全速模式——支持USB 2.0 HS (480 Mbps)、FS (12 Mbps)和LS (1.5 Mbps)模式
符合USB标准——最多支持八个端点,包括一个控制端点0。端点1到7可以是批量、中断或常时等量,并且可以单独配置。