USB 2.0/3.2 IP核

USB 2.0/3.2 (5Gbps) 接口创新
 

莱迪思半导体首次发布的USB 2.0 IP软核提供了连接USB主机的解决方案。该设计是使用Verilog HDL实现的。IP核适用于莱迪思CrossLinkU-NX FPGA器件。IP核使用集成了SynplifyPro综合工具的莱迪思Radiant软件实现。

USB 2.0 IP软核减少了将USB 2.0 Primitive集成到用户应用设计所需的工作量,并通过提供AHB数据接口最大限度地减少了直接处理USB 2.0的需求。

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高速和全速模式——支持USB 2.0 HS (480 Mbps)、FS (12 Mbps)和LS (1.5 Mbps)模式

符合USB标准——最多支持八个端点,包括一个控制端点0。端点1到7可以是批量、中断或常时等量,并且可以单独配置。

特性

  • 支持USB 2.0器件
  • AHB接口用于用户的应用设计

框图

资源使用情况

CrossLink-NX (LIFCL-33U-8CTG104C)
配置 LUT 寄存器 EBR USB硬核模块
适用于所有地址配置 1167 796 8 1
 

订购信息

器件系列 多站点永久许可 单台机器年度许可
CrossLink-NX USB-CNX-UT USB-CNX-US
 

Documentation

快速参考
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USB 2.0/3.2 IP Core - User Guide
FPGA-IPUG-02237 1.0 10/11/2023 PDF 2.2 MB