PCS Pipe IP核

针对PCI Express (PIPE)作为在物理层器件和媒体存取控制器( MAC )层之间的一个标准接口, 以及PCI Express (PCIe )的应用,英特尔定义了PHY接口。PIPE接口允许PCI Express PHY器件和MAC层以分立的形式(用现成的PHY器件)或集成的形式来实现。如下图所示的PCI Express物理层的划分说明了这种灵活性。

莱迪思的PCS PIPE IP核提供的PCI Express PHY器件的功能,符合英特尔的PIPE架构草案1.00版本 (PIPE 1.00版本 ),提供对任何端点的解决方案。PCS PIPE IP核采用整合在LatticeECP3和LatticeECP2M FPGA中的SERDES/PCS。莱迪思的PCS PIPE IP核可以配置为支持一个或四个链路。

特性

LatticeECP3 PCS PIPE IP核(v4.1)

PIPE 部分

  • 完全符合管Ver_1.00
  • 标准的PCI Express PHY接口,允许多个IP源
  • 可选的8位或16位接口,传输和接收PCI Express的数据
  • 对于分期发送和接收数据,保持寄存器/FIFO
  • 多个 x 1 通道支持

SERDES/PCS 部分

  • LatticeECP3 可选择 SERDES 四位置
  • 可选择 1,多个 x 1 x 或 x 4 PCI Express 的实现
  • 可选 SERDES 信道为 PCI Express x 1 模式
  • 从串行流中恢复时钟/数据
  • 针对使用符合传输模式的直接差异控制
  • 8b10b编码器/解码器和出错指示
  • 接收器检测
  • 每个通道2.5GT / s的全双工速率

LatticeECP2M PCS PIPE IP核

PIPE 部分

  • 完全符合管Ver_1.00
  • 标准的PCI Express PHY接口,允许多个IP源
  • 可选的8位或16位接口,传输和接收PCI Express的数据
  • 对于分期发送和接收数据,保持寄存器/FIFO

SERDES/PCS 部分

  • 针对LatticeECP2M50和更大的器件,可选的SERDES模块位置
  • 可选的x1 或者X4的PCI Express实现模式
  • 针对PCI Express x1模式的可选SERDES通道
  • 从串行流中恢复时钟/数据
  • 针对使用符合传输模式的直接差异控制
  • 8b10b编码器/解码器和出错指示
  • 接收器检测
  • 每个通道2.5GT / s的全双工速率

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块关系图

性能和大小

LatticeECP31
配置 数据宽度 活动频道 Quad SLICE LUT 寄存器 EBR fMAX (MHz)
x1 8 0 PCSB 117 105 172 - 263
x1 16 0 PCSB 132 125 192 - 177
x4 8 0-3 PCSB 312 315 475 - 256
x4 16 0-3 PCSB 395 491 558 - 155

使用 LFE-95E-7FN672CES器件及Lattice Diamond1.0和Synplify Pro D-2009.12L-1软件得到的性能和利用率数据。使用不同的软件版本,或LatticeECP3系列不同的器件密度或速度等级,性能可能会有所不同。

订购信息

IP Express版本: LatticeECP3: 4.1. LatticeECP2M: 3.3.

评估:如果要下载完整评估版IP ,请至IPexpress主窗口的莱迪思IP服务器标签。在此选项上,可以看到所有可供下载的ispLeverCORE IP模块。

购买:若要了解如何购买IP核,请联系您当地的莱迪思销售办事处

文档

快速参考
资讯资源
标题 编号 版本 日期 格式 文件大小
LatticeECP3 PCS PIPE IP Core
IPUG83 1.2 7/14/2010 PDF 335.2 KB
LatticeECP2M PCS PIPE IP Core
IPUG77 1.0 3/18/2009 PDF 726.3 KB
标题 编号 版本 日期 格式 文件大小
IPexpress Quick Start Guide
8/5/2010 PDF 304.8 KB
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