UART 16550收发器

Reference Design Logo通用异步接收器/发送器(UART)对从外设或调制解调器接收到的数据字符执行串-并转换,对从CPU接收到的数据字符执行并-串转换。CPU可以在工作的任意时候读取UART的所有状态。状态信息报告包括UART执行的传输操作的类型和条件,以及所有错误条件(奇偶校验、成帧或间隔中断)​​。

UART具有完整的调制解调器控制能力和处理器中断系统。中断可以根据用户的要求通过编程设置,最大限度地减少处理通信链路所需进行的计算。本设计的寄存器组和数据传输协议与国家半导体PC16550D UART兼容。

本参考设计使用Verilog语言编写。莱迪思的iCEcube2™布局和布线工具集成了Synplify Pro综合工具,可用于设计实现。该设计使用了iCE40™超低密度FPGA,也可以使用iCE40系列的其他器件。

特性

  • 兼容国家半导体PC16550D UART
  • 可配置数据宽度5、6、7或8位
  • 可配置停止位 – 1、1.5或2位可用于发送操作
  • 偶校验、奇校验或固定奇偶配置用于发送和接收操作
  • 可编程的除数锁存用于定制的波特率
  • 带有可读的中断识别寄存器的中断产生逻辑
  • Verilog RTL、测试机和Aldec A-HDL脚本用于仿真,兼容数字转换器芯片(TSC2046) 

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框图

性能和大小

器件系列 资源使用(LUT) 语言 fMAX (MHz) I/O引脚 结构资源
iCE40™ 622 Verilog >100 29 N/A

性能和资源使用情况数据是通过使用iCE-40LP1K-CM121器件和iCEcube2软件测得的。

注:以上所示的性能和设计大小仅是估计值。实际结果可能取决于所选择的参数、时序约束和所用的器件。若要了解更详细的情况,请查阅设计文件。除非另有说明,所有的代码和设计工作都是在PC平台上完成的。

文档

技术资源
标题 编号 版本 日期 格式 文件大小
UART 16550 Transceiver - Documentation
RD1138 1.0 10/12/2012 PDF 1.5 MB
UART 16550 Transceiver - Source Code
RD1138 1.1 1/12/2015 ZIP 741 KB
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