8b/10b编码器/解码器

Reference Design Logo许多串行数据传输标准采用8b/10b编码,以确保有足够的数据传输用于时钟恢复。本参考设计介绍了一个编码器/解码器,适用于使用莱迪思可编程逻辑器件进行8b/10b编码/解码。该参考设计还介绍了几种通用的CPLD和FPGA实现。

特性

  • 8b到10b编码器和10b到8b解码器
  • 之前8位字符的不均等性输入和编码后的10位均等性输出
  • 无效的控制字符请求进行编码时有输出提示
  • 收到无效的数据/控制字符时有输出提示
  • 运行均等性(disparity)检查
  • 符合IEEE 802.3z和ANSI X3.230-1994规定的8b/10b规范

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框图

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性能和尺寸

经测试的器件* 设计大小 性能 I/O引脚 版本
LCMXO1200C-3T100C 152 LUT >100 MHz 43 1.1
LFE3-150EA-7FN1156C 184 LUT > 200 MHz 43 1.2
LFE2M-50E-6F672C 184 LUT > 200 MHz 43 1.2
LFECP-6E-5T144C 184 LUT >100 MHz 43 1.2
LFXP2-5E-5M132C 184 LUT > 100 MHz 43 1.2
LC4256B-3T100C 74 宏单元 >90 MHz 43 1.1
LC51024MB-52F484C 73 宏单元 >90 MHz 43 1.1

* 可能可以在其他器件中工作。

注:以上所示的性能和设计大小仅是估计值。实际结果可能取决于所选择的参数、时序约束和所用的器件。若要了解更详细的情况,请查阅设计文件。除非另有说明,所有的代码和设计工作都是在PC平台上完成的。

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标题 编号 版本 日期 格式 文件大小
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8b/10b Encoder/Decoder - Source Code
1.4 1/29/2021 ZIP 1.9 MB
8b/10b Encoder/Decoder - Documentation
FPGA-RD-02103 1.5 1/29/2021 PDF 940.3 KB