JEDEC标准编号204A (JESD204A)阐述了数据转换器和逻辑器件之间的串行接口。它包含了设计师实现器件与其他符合该标准的器件进行通信所需的信息。Lattice的JESD204A IP核同时支持Rx核（ADC到FPGA方向）和/或Tx核（FPGA到DAC方向）。RX和TX内核可以单独生成，并使用不同的参数。
特性
- 符合JEDEC标准编号204A (JESD204A) 2008年4月
- Rx核执行通道的对齐缓冲/检测/监测和校正
- Rx核执行帧对齐检测/监测和八位位组重构
- Rx核执行用户使能的解扰
- Rx核恢复在最初的通道同步时的链路配置参数，并与用户选择的参数进行比较，产生配置不匹配错误
- Tx核执行用户使能的加扰
- Tx核产生初始通道对齐序列
- Tx核执行对齐字符产生
- Tx核在发送最初的通道同步序列时，根据用户选择的参数获取链路配置数据
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块关系图
性能和大小
| 配置 | SLICE | LUT | 寄存器 | EBR | fMAX (MHz) |
|---|---|---|---|---|---|
| Config 1 - Rx | 780 | 1012 | 761 | 0 | 1252 |
| Config 2 - Tx | 337 | 483 | 342 | 0 | 1252 |
1. 这是使用LFE3-70EA-6FN672C器件、Lattice Diamond 1.1和Synplify Pro Lattice D-2010.03LSP1版软件测得的性能和资源使用数据。当使用不同的软件版本或LatticeECP3系列中不同密度或速度级的目标器件时，性能可能会有所不同。
2. 上述Fmax是使用2-通道配置，2.5 Gbaud工作速率，使用一个速度级6级的器件测得的。更高通道速率可能需要更高速度级的器件。
订购信息
文档
快速参考 | 资讯资源 |
| 标题 | 编号 | 版本 | 日期 | 格式 | 文件大小 | ||
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| JESD204A IP Core | IPUG91 | 01.3 | 12/2/2010 | 1.5 MB | |||
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| IPexpress Quick Start Guide | 8/5/2010 | 304.8 KB | |||||
