シングルワイヤ・アグリゲーション

FPGAを利用したシングルワイヤ・アグリゲーションと伝送で、PCBの混雑を緩和

PCB設計の課題-周辺機器やセンサからのデータを収集するため、多くのシステムでプロセッサは I2C、GPIO、UARTを含む複数のインターフェースを使用しています。これらのシステムで基盤占有面積は貴重で、さらに設計者はすっきりとした工業デザインに合うように接続できるより小型のPCBを使用しはじめています。

FPGAに基づいたソリューションー2つのiCE40 UltraPlus FPGA上で実現する新しい手法は、1つのFPGAでI2C、UART、GPIOなどの複数のデータストリームをTDM形式で集約し単線で送信し、他方のFPGAで受信、分解を行い同じストリームセットに戻すことができます。

柔軟&堅牢なオプションーこの単線通信はFPGA間で最大約7.5 Mbsのデータレート。設計は構成可能なので、I2CバスとGPIOの数、単線プロトコルパケットの長さ変動可能です。FPGA間の単線プロトコルは堅牢でエラー検出と再試行機能搭載。

特長

  • 最大7チャンネルが集約可能
  • 単線のRAWデータレートが7.5 Mbps以上
  • 効率的に単線帯域幅を使用するための様々なパケット長さ
  • パリティエラーがRX側で検出されたとき再送機能を提供
  • I2C 高速モード(400kbps)と高速モードプラス (1 Mbps)対応
  • GPIOのイベントベースの送信によりI2C割り込みを実現

ブロックダイアグラム

Resource Utilization

Configuration FPGA LUT FF EBR PLL I/O
CH#0: I2C (Master on M) M 545 261 0 1 7
CH#1: GPIO (1 bit Interrupt), S to M only S 626 286 0 1 7
CH#0: I2S M 892 449 1 1 13
CH#1: I2C (Master on M) S 1030 494 1 1 13
CH#2: I2C (Master on M)
CH#3: GPIO (4 bits), M to S only
CH#0: I2S M 1702 760 3 1 15
CH#1: DP Aux
CH#2: I2C (Master on M)
CH#3: I2C (Master on M) S 1719 814 3 1 15
CH#4: GPIO (4 bits), M to S, S to M

Note: M denotes Master FPGA. S denotes Slave FPGA.

ドキュメント

Technical Resources
Information Resources
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Single Wire Signal Aggregation Reference Design - Source Code
1.2 9/28/2020 ZIP 22.5 MB
Single Wire Signal Aggregation Reference Design - User Guide
FPGA-RD-02039 1.2 9/9/2020 PDF 2.3 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
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FPGA-Based Single Wire Aggregation (SWA) for FPGA and Non-FPGA Designers
WP0026 1.0 9/16/2020 PDF 845.1 KB

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