I3C マスタ IP コア

I3C バスインタフェース制御

I3C は 2 線式双方向シリアルバスで、複数のセンサスレーブデバイスを 1 つの I3C マスタで同時に制御するために最適化されています。I3C は多くの I2C デバイスと互換性があります、しかし I3C は、大幅に高速で、新しい通信モード、新しいデバイス機能をサポートします。時間の経過とともにデバイスの役割を変更する機能が含まれています。 (例: リクエストを行う I3C デバイスがセカンダリマスタ機能をサポートしている場合、初期マスタはバス上の他の I3C デバイスと手続き行いマスタ機能を渡すことができます) 。

ラティス I3C IP は、I2C インタフェース機能を向上し、互換性を保つことを目的としています。I3C の仕様を実装することで、拡大し続けるセンサーサブシステムの実装のフレキシビリティが大幅に向上し、効率的かつ低コストになります。IP は MIPI I3C 仕様に準拠しており、拡張性、費用効果、電力効率が高いプロトコルを提供し、効率が悪いプロトコルオーバーヘッド、高い消費電力、標準化されていないプロトコル、割り込み用の個別信号接続やその他の問題を解決します。MIPI I3C インタフェースは、センサーに高速、低コスト、低消費電力の 2 線式デジタルインタフェースを提供することにより、モバイル・ワイヤレス製品のセンサーシステムデザインアーキテクチャを容易に開発するために開発されました。

I3C IP コアはこれら2つの問題に最優先に対処します:

  • 可能な限り少ないエネルギーでデータと制御を転送する
  • インタフェースが使用する物理的な端子を削減する

I3C インタフェースは、バスが使用する電力を大幅に効率化しながら、I2C よりも 10 倍以上の速度向上を実現します。

機能

  • プッシュ-プルを使った最大 12.5 MHz の 2線式シリアルインタフェース
  • 同じバス上に I2C デバイスが共存可能 (いくつかの制限があり)
  • I2C の静的アドレス指定をサポートしながら動的アドレス指定をサポート
  • I2C のような SDRと HDR-DDR メッセージング
  • マルチマスタ機能
  • インバンドインタラプトとホットプラグをサポート

Block Diagram

Resource Utilization

LFCPNX-100-7ASG256C
Configuration Registers LUTs EBRs DSPs
Default 437 1268 2 0
IBI Capable = True
Hot-Join Capable = True
497 1417 2 0
IBI Capable = True
Hot-Join Capable = True
SCL Pulse Width = 16
Open-Drain Pulse Width = 4
497 1424 2 0
IBI Capable = True
Hot-Join Capable = False
SCL Pulse Width = 128
Open-Drain Pulse Width = 16
494 1400 2 0

1. Fmax is generated when the FPGA design only contains the SDR module, and the target frequency is 200 MHz. These values may be reduced when user logic is added to the FPGA design.
2. The distributed RAM utilization is accounted for in the total LUT4s utilization. The actual LUT4 utilization is distribution among logic, distributed RAM, and ripple logic.

LIFCL-40-7BG256I
Configuration Registers LUTs EBRs DSPs
Default 437 1268 2 0
IBI Capable = True
Hot-Join Capable = True
497 1417 2 0
IBI Capable = True
Hot-Join Capable = True
SCL Pulse Width = 16
Open-Drain Pulse Width = 4
497 1424 2 0
IBI Capable = True
Hot-Join Capable = False
SCL Pulse Width = 128
Open-Drain Pulse Width = 16
494 1400 2 0

1. Fmax is generated when the FPGA design only contains the SDR module, and the target frequency is 200 MHz. These values may be reduced when user logic is added to the FPGA design.
2. The distributed RAM utilization is accounted for in the total LUT4s utilization. The actual LUT4 utilization is distribution among logic, distributed RAM, and ripple logic.

注文用情報

ファミリ 注文用番号 ライセンスの種類
CrossLink-NX I3C-M-CNX-U シングルサイト・ライセンス
CrossLink-NX I3C-M-CNX-UT マルチサイト・ライセンス

資料

Quick Reference
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I3C Controller IP Core - User Guide
FPGA-IPUG-02228 1.2 12/5/2023 PDF 1.2 MB

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