ラティスのCPRI（Common Public Radio Interface）IPコアは、LatticeECP3、 LatticeECP2/M、LatticeSC/M FPGAに搭載されたSERDESとPCS（Physical Coding Sublayer）機能と合わせてCPRI仕様の物理層を具現化し、同期、制御、管理情報へのIQデータの挿入を行います。REC（Radio Equipment Control）とRE（Radio Equipment）モジュールの接続に使用します。
LatticeECP2M/S、LatticeECP3 のための低遅延オプション
低レイテンシ CPRI コア構成は、次のキーの例外/変更の基本コア構成に指定されている機能のすべてをサポートします:
- LatticeECP2M/S と LatticeECP3 FPGA のみをサポートしています
- 1228.8 Mbps、2457.6 Mbps および 3072.0 Mbps のサポート ラインだけのビット レート
- FPGA 橋 Fifo SERDES/PC ブロックで両方の受信にバイパスし、指示を送信
- サポート ロジック ブロック受信方向 10b ワード ・ アラインメント、SERDES/PC ブロック 10b/8b デコードおよびコア違反検出はバイパスされ FPGA ゲート対応する関数が実装されています