本页面为您提供莱迪思通用公共无线接口（CPRI）IP核的相关技术信息。该IP核可与集成在LatticeECP3™ 和ECP5™ LFE5UM FPGA中的SERDES和物理编码子层（PCS）一同实现CPRI规范的物理层并且交错插入IQ数据以及同步、控制和管理信息。它可用于连接无线设备控制（REC）和无线设备（RE）模块。
CPRI IP核不仅能够实现支持CPRI规范的物理层（基本功能）所需的功能，还能满足和链路延迟相关的特定需求（低延迟特性）。
CPRI核配置还支持5G版本（4.9152 Gbps）。除了数据速率之外，它与支持3G的“低延迟”版本是一样。
特性
- 支持CPRI规范的物理链路层（层1）
- 支持CPRI规范的四个标准的比特速率
- 614.4 Mbps
- 1228.8 Mbps
- 2457.6 Mbps
- 3072 Mbps
- 支持在PCS/SERDES中执行8b/10b编码/解码
- 支持在PCS/SERDES中执行篡改代码检测
- 执行CPRI超帧
- 交错插入IQ数据，同步C＆M数据，以及供应商的特定信息
- 针对IQ数据提供8位、16位、32位或40位的并行接口
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