DSPI_FIFO是一个完全可配置的SPI主/从设备，允许用户配置串行时钟信号SCK的极性和相位。
DSPI_FIFO实现了微控制器与串行外设之间的通信。它也能够在多主设备的系统中实现处理机间通信。串行时钟线（SCK）同步移位和采样两条独立的串行数据线上的信息。DSPI_FIFO数据是同时发送和接收的。
DSPI_FIFO是一种与工艺无关的设计，可在各种工艺技术下实现。
DSPI_FIFO系统拥有足够的灵活性，可以直接与多家制造商生产的许多标准外设产品连接。该系统可以配置为一个主或从设备。数据速率高达CLK/4。时钟控制逻辑可以选择时钟极性并在两个根本不同的时钟协议中选择一个，即可用于大多数常用的同步串行外设。当SPI配置为主设备，软件将为串行时钟选择八种不同比特率中的一个。
DSPI_FIFO自动驱动由SSCR（Slave Select Control Register）的从设备选择输出位（SS7O - SS0O）来选择，然后寻址SPI从设备来进行串行移位数据交换。包括了错误检测逻辑来支持处理器之间的通信。当在传输过程中，如果有试图将数据写入到串行移位寄存器，写冲突检测器将置位。一个多主设备模式故障检测器会自动禁用DSPI_FIFO输出驱动器，如果超过一个SPI器件同时试图控制总线。
DSPI_FIFO支持两种DMA模式：单字节传输和多字节传输。这些模式使得DSPI_FIFO可以连接到更高性能的DMA单元，可以在CPU周期之间进行交叉传输或执行多个字节的传输。
DSPI_FIFO是完全可定制的，这意味着它可以完全按照满足用户需求的要求来定制。没有必要支付额外、无需使用的功能并且浪费芯片资源。它包括完全自动的测试平台，可以进行整套测试，便于SoC设计流程中每个阶段的全面验证。