7:1 LVDSビデオ・インターフェース

Reference Design Logo複数のデータ ・ ビットとクロックから成るソース同期インターフェイスは電子システム内の画像データを移動するための一般的な方法となっています。一般的な標準は 7:1 LVDS インタ フェース (チャネル リンク、フラット リンク、Camera Link 採用)、多くの電子製品に消費者向け機器、産業用制御、医療用、および自動車のテレマティクスを含む共通の標準となっています。ラティス7:1 LVDS ビデオ インターフェイス リファレンス ・ デザインは、LatticeECP3LatticeECP2/M と LatticeXP2 FPGA ファミリで使用するために最適化されています。リファレンス設計は FPGA I/O 構造を使用して標準の 7:1 LVDS インターフェイスを実装します。送信し、受信インターフェイスは完全にかつ効率的に実装されます具体的活用して専用の LVDS I/O、汎用 DDR I/O インタ フェース、伝動装置、およびエッジとシステム時計の PLL クロックします。また、データの書式設定は専用デシリアライザー モジュールを使用して行われます。

ラティス7:1 LVDS ビデオ デモ ・ キット

LVDS ビデオ デモ ・ キット ラティス7:1 はボードと LatticeECP2 または LatticeXP2 の FPGA を使用して 7:1 LVDS ソリューションの実装を示すケーブルのセットです。LatticeECP2 または LatticeXP2 高度な評価ボードだけでなく、さまざまなユーザー ビデオ I/O リソース キットは動作します。

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ブロック ダイアグラム

パフォーマンスとサイズ

ループバックのテスト用のデザイン 1: 結果
日付 家族 言語 SLICEs LUTs レジスタ sysMEM EBRs sysDSP™ ブロック数 fMAX(MHz)
2011年4月 ECP3-95 VHDL 771 832 (1%) 910 0 (0%) 0 (0%) 108
2011年4月 ECP3-95 Verilog 766 819 (1%) 916 0 (0%) 0 (0%) 108
2011年4月 ECP2/M-50 VHDL 794 858 (2%) 914 0 (0%) 0 (0%) 108
2011年4月 ECP2/M-50 Verilog 778 834 (2%) 916 0 (0%) 0 (0%) 108
2011年4月 XP2-17 VHDL 785 839 (5%) 916 0 (0%) 0 (0%) 108
2011年4月 XP2-17 Verilog 774 825 (5%) 915 0 (0%) 0 (0%) 108

パフォーマンスと使用率の特性は、ラティスispLEVER を使用して生成される ® 7.0 SP1 デバイス用のソフトウェア LatticeECP2/M と LatticeXP2、および LatticeECP3 デバイス用 ispLEVER7.2 SP2 ソフトウェア。別の密度、速度、またはグレード LatticeECP2/M 内のこの IP コアを使用して、LatticeXP2 と LatticeECP3 家族、パフォーマンスと使用率が異なる場合があります。

デザイン 2: テストの結果のビデオのデモ
日付 家族 言語 SLICEs LUTs レジスタ sysMEM EBRs sysDSP™ ブロック数 fMAX(MHz)
2011年4月 ECP3-95 VHDL 1420 1848 (2%) 1347 10 (4%) 4.125 (12%) 108
2011年4月 ECP3-95 Verilog 1415 1852 (2%) 1315 10 (4%) 4.125 (12%) 108
2011年4月 ECP2/M-50 VHDL 1428 1804 (4%) 1293 8 (38%) 4.125 (23%) 108
2011年4月 ECP2/M-50 Verilog 1433 1857 (4%) 1253 10 (48%) 4.125 (23%) 108
2011年4月 XP2-17 VHDL 1492 1803 (11%) 1292 8 (53%) 4.125 (82%) 108
2011年4月 XP2-17 Verilog 1482 1848 (11%) 1254 10 (67%) 4.125 (82%) 108

注:パフォーマンスと使用率の特性は、ラティスispLEVER を使用して生成される ® 7.0 SP1 デバイス用のソフトウェア LatticeECP2/M と LatticeXP2、および LatticeECP3 デバイス用 ispLEVER7.2 SP2 ソフトウェア。別の密度、速度、またはグレード LatticeECP2/M 内のこの IP コアを使用して、LatticeXP2 と LatticeECP3 家族、パフォーマンスと使用率が異なる場合があります。

注:上記の性能と設計サイズは概算です。実際の結果は選択したパラメータ、タイミング制限とデバイス実装によって変ります。詳細は設計のドキュメントをご覧下さい。全てのコーディングと設計は注意書きがない限りPCのプラットフォームで行いました。

Documentation

Technical Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
LatticeECP3, LatticeECP2/M, LatticeXP2 7:1 LVDS Video Interface Reference Design
RD1030 1.5 4/12/2011 PDF 750.1 KB
LatticeECP3, LatticeECP2/M, LatticeXP2 7:1 LVDS Video Interface Reference Design Files
Contains Verilog and VHDL source files for RD1030 and use with the 7:1 LVDS Video Demo hardware from Lattice.
RD1030 1.5 4/12/2011 ZIP 1.8 MB


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