複数のデータ ・ ビットとクロックから成るソース同期インターフェイスは電子システム内の画像データを移動するための一般的な方法となっています。一般的な標準は 7:1 LVDS インタ フェース (チャネル リンク、フラット リンク、Camera Link 採用)、多くの電子製品に消費者向け機器、産業用制御、医療用、および自動車のテレマティクスを含む共通の標準となっています。ラティス7:1 LVDS ビデオ インターフェイス リファレンス ・ デザインは、LatticeECP3、LatticeECP2/M と LatticeXP2 FPGA ファミリで使用するために最適化されています。リファレンス設計は FPGA I/O 構造を使用して標準の 7:1 LVDS インターフェイスを実装します。送信し、受信インターフェイスは完全にかつ効率的に実装されます具体的活用して専用の LVDS I/O、汎用 DDR I/O インタ フェース、伝動装置、およびエッジとシステム時計の PLL クロックします。また、データの書式設定は専用デシリアライザー モジュールを使用して行われます。
ラティス7:1 LVDS ビデオ デモ ･ キット
LVDS ビデオ デモ ･ キット ラティス7:1 はボードと LatticeECP2 または LatticeXP2 の FPGA を使用して 7:1 LVDS ソリューションの実装を示すケーブルのセットです。LatticeECP2 または LatticeXP2 高度な評価ボードだけでなく、さまざまなユーザー ビデオ I/O リソース キットは動作します。