MIPI DSI受信ブリッジ

DSIレシーバ参照デザイン

柔軟な MIPI(Mobile Industry Processor Interface)DSI(Display Serial Interface)受信ブリッジ ~ MIPI非対応のディスプレイとAP(Application Processor)とのインターフェイスを可能にします。

MIPI DSI RX Diagram

特長

  • 最大4データレーンに対応
  • HS(High Speed)モード受信
  • LP(Low Power)モード送受信
  • 700Mbps動作の2データレーン・ブリッジの消費電力は 20mW typ.
  • 700Mbps動作の4データレーン・ブリッジの消費電力は 32mW typ.
  • ディスプレイ制御用のDCS(Display Command Set)エンコーダを用意
  • DSI形式RGB、YCbCr、及びユーザ定義に対応
  • 出力はクロック、Hsync、Vsyncと共にパラレルRGBバスを最大36ビットまで

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ブロック図

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MIPI DPHY DSI/CSI-2 Example Schematic
1.0 10/29/2013 PDF 72.6 KB
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MIPI D-PHY Interface IP - Source Code
RD1182 1.7 10/14/2020 ZIP 5.3 MB
DSI Rx Reference Design - Source Code
RD1185 1.4 1/1/2015 ZIP 1.6 MB
MachXO2 RGB666 4L
RD1185 2.0 8/18/2015 ZIP 1.2 MB
MachXO2 YCbCr420 4L
RD1185 2.0 8/18/2015 ZIP 1.1 MB
MachXO3 RGB565 2L
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LatticeECP3 RGB888 2L
RD1185 2.0 8/18/2015 ZIP 1.1 MB
MachXO3 RGB565 1L
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LatticeECP3 RGB888 4L
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MachXO2 RGB565 1L
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MachXO2 RGB565 2L
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MachXO2 RGB888 2L
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LatticeECP3 RGB888 1L
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LatticeECP3 RGB666 4L
RD1185 2.0 8/18/2015 ZIP 1.3 MB
MachXO3 RGB666 2L
RD1185 2.0 8/18/2015 ZIP 1 MB
LatticeECP3 RGB666 2L
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MachXO3 YCbCr 20b 4L
RD1185 2.0 8/18/2015 ZIP 1.2 MB
MachXO3 RGB666 4L
RD1185 2.0 8/18/2015 ZIP 1.2 MB
MachXO3 RGB666 1L
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LatticeECP3 YCbCr422 4L
RD1185 2.0 8/18/2015 ZIP 1.1 MB
LatticeECP3 RGB666 1L
RD1185 2.0 8/18/2015 ZIP 1 MB
LatticeECP3 RGB101010 1L
RD1185 2.0 8/18/2015 ZIP 1.1 MB
MachXO3 RGB888 1L
RD1185 2.0 8/18/2015 ZIP 1003.6 KB
MachXO3 RGB888 4L
RD1185 2.0 8/18/2015 ZIP 1.1 MB
MachXO3 RGB888 2L
RD1185 2.0 8/18/2015 ZIP 1 MB
MachXO2 RGB666 2L
RD1185 2.0 8/18/2015 ZIP 1 MB
MachXO2 RGB666 1L
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MachXO2 RGB565 4L
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MachXO2 RGB888 4L
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MachXO2 YCbCr422 24b 4L
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MachXO2 RGB888 1L
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MachXO3 RGB565 4L
RD1185 2.0 8/18/2015 ZIP 1.1 MB
DSI Rx Reference Design - Documentation
FPGA-RD-02068 1.4 1/22/2021 PDF 1.1 MB
MIPI D-PHY Reference Design - Documentation
FPGA-RD-02040 1.7 9/11/2020 PDF 2.4 MB
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MIPI Display Serial Interface Solution Product Flyer
I0241 2.0 10/22/2013 PDF 1.8 MB

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