バイト ー ピクセル変換

D-PHY 受信パラレルデータをピクセルフォーマットへ変換

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より優れたディスプレイの需要が高まっているため、ブリッジング・アプリケーションはますます普及しています。非常に一般的なアプリケーションインターフェースの1つはMIPI® D-PHYがあります。これは、主にモバイルデバイスのカメラとディスプレイの相互接続に対応するため開発され、今ではスマートフォン用のアプリケーション向けた業界初の高速PHYソリューションとなっています。通常、MIPIカメラシリアルインターフェイス2（CSI-2）およびMIPIディスプレイシリアルインターフェイス（DSI）プロトコル仕様と組み合わせて使用されます。MIPI D-PHYは、携帯電話の設計で必要とされる低消費電力、低ノイズ、高ノイズ耐性という厳しい要件を満たしています。MIPI D-PHYは、典型的なカメラおよびディスプレイアプリケーション用の実用的なPHYです。

ラティスのCrossLink ファミリ IPは、D-PHYレシーバーからパラレルデータをピクセルフォーマットに変換するために使用されます。また、このIPはCSI-2もしくはDSI同期パケットに基づくピクセルドメイン内にカメラ／ビデオのコントロールシグナルを生成します。

特長

  • MIPI DSI ビデオフォーマットに対応：
    • RGB888
    • RGB666 Pack
    • RGB666 Lossy Pack
  • MIPI CSI-2 ビデオフォーマットに対応：
    • RGB888
    • RAW10
    • RAW12
    • RAW8
    • Legacy YUV420 8 bit
    • YUV420 8/10 bit
    • YUV420 8/10 Bit CSPS
    • YUV422 10 Bit

Block Diagram

Byte to Pixel ConverterExpand Image

Resource Utilization

IP Configuration for Avant Family
LAV-AT-500E-3LFG1156C
Device LUTs Registers sysMem EBRs Programmable I/O
CSI2,RAW10,Byte Side Clock
Frequency 100 MHz, Pixel Side
Clock Frequency 80 MHz, Word Count 720		 545 304 1 19
CSI2,RGB888,Byte Side Clock
Frequency 150 MHz, Pixel Side
Clock Frequency 100 MHz, Word Count 720		 589 351 1 19
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 50 MHz, Pixel Side
Clock Frequency 160 MHz, Word Count 2052 		670 433 1 19
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 112.5 MHz, Pixel Side
Clock Frequency 150 MHz, Word Count 3600		 616 406 1 19
DSI,RGB666, Number of RX
Lanes 1, Byte Side Clock
Frequency 108 MHz, Pixel Side
Clock Frequency 96 MHz, Word Count 2160		 587 392 1 22
DSI,RGB666, Number of RX
Lanes 2, Byte Side Clock
Frequency 140.625 MHz, Pixel
Side Clock Frequency 125 MHz, Word Count 2160		 631 371 1 22

Note: The distributed RAM utilization is accounted for in the total LUT4 utilization. The actual LUT4 utilization is distribution among logic, distributed RAM, and ripple logic.

IP Configuration for Nexus Family
Device LUTs Registers sysMem EBRs Programmable I/O
CSI2,RAW10,Byte Side Clock
Frequency 100 MHz, Pixel Side
Clock Frequency 80 MHz, Word Count 720		 369 287 1 51
CSI2,RGB888,Byte Side Clock
Frequency 150 MHz, Pixel Side
Clock Frequency 100 MHz, Word Count 720		 399 324 1 73
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 50 MHz, Pixel Side
Clock Frequency 160 MHz, Word Count 2050 		495 363 2 75
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 112.5 MHz, Pixel Side
Clock Frequency 150 MHz, Word Count 3600		 421 386 2 89
DSI,RGB666, Number of RX
Lanes 1, Byte Side Clock
Frequency 108 MHz, Pixel Side
Clock Frequency 96 MHz, Word Count 2160		 534 337 1 68
DSI,RGB666, Number of RX
Lanes 2, Byte Side Clock
Frequency 140.625 MHz, Pixel
Side Clock Frequency 125 MHz,
Number of Output Pixels 2,
Word Count 21600		 649 427 1 102

Note: The distributed RAM utilization is accounted for in the total LUT4 utilization. The actual LUT4 utilization is distribution among logic, distributed RAM, and ripple logic.

IP Configuration for CrossLink Family
IP User-Configurable Parameters Slices LUTs Registers sysMem EBRs Programmable I/O
RGB888,
Gear 16,
4-lane,
2 pixel output		 463 511 548 6 0
RGB888,
Gear 8,
4-lane,
2 pixel output		 267 289 333 3 0
RGB888,
Gear 16,
2-lane,
1 pixel output		 249 259 305 3 0
RGB888,
Gear 8,
2-lane,
1 pixel output		 215 238 264 2 0

注文用情報

Diamond 開発ソフトウェアは、バイト - ピクセル変換コアを無償で提供します。

Radiant 開発ソフトウェアの場合、バイト - ピクセル変換コアは有償となります:

ファミリ 注文用番号 ライセンスの種類
CrossLink-NX BYTE-PIXEL-CNX-U シングルサイト・ライセンス
CrossLink-NX BYTE-PIXEL-CNX-UT マルチサイト・ライセンス

資料

Quick Reference
TITLE NUMBER VERSION DATE FORMAT SIZE
Select All
Byte-to-Pixel Converter IP - Lattice Diamond Software
FPGA-IPUG-02027 1.4 10/14/2021 PDF 1.7 MB
Byte to Pixel IP Core - Lattice Radiant Software
FPGA-IPUG-02079 1.9 6/28/2024 PDF 1.2 MB

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