Viterbi デコーダ

ラティスのViterbiデコーダはconvolutional(重畳)エンコードされた列の様々なコンビネーションを解読するための効果的な算法と一緒にパラメータ化されたIPコアです。(Convolutionalエンコーディングは信頼性を増すための信号の流れに対して冗長を付加する処理)デコーダにおいて、Convolutional(重畳)コードの列はチャンネル・ノイズによって悪影響がありますが、オリジナルの列に解読することができます。

多くのデジタル送受信システムはConvolutional(重畳)コード化されたデータを解読するためにこのViterbiデコーダは使用されています。デジタルデータの流れ(音声、画像、もしくはパケット化されたデータ)は最初にConvolutional(重畳)暗号化され調節されます。それから、固定網/ワイヤレスチャンネルを通して伝達されます。いろいろなソースからのノイズはチャンネルへ入る傾向があります。受信サイドのチャンネルで受け取ったデータはまず検波されてViterbiデコーダによって解読されます。元の流れと冗長の流れ両方を使い、チャンネル・ノイズによって起こるデータ内のエラーをViterbiデコーダ・コアは訂正することができます。解読されたアウトプットはデジタル・データの流れと同等です。

デコーダ・コアは様々なコード・レート、制約し、多項式の生成をサポートします。コアはまたソフト・デシジョン・デコーディングをサポートして、小点コードの解読ができます。

特長

  • パラメータ化できるViterbiデコーダ
  • ispXPGAとORCA4に利用可能
  • シングル・クロックの同期設計
  • パラメータ化されたソフト幅によるソフト・デシジョン
  • パラレルもしくはハイブリッド・アーキテクチャの実行
  • パラメータ化された3から8までの制約長
  • パラメータ化されたConvolution(重畳)コード
  • パラメータ化されたトレースバック全長
  • 内部Depancutringオプション
  • 2/3から12/13のパンクチュアレート
  • 内部貫通用のパラメータ化された貫通パターン
  • ビット・エラー・レートモニター

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ブロック ダイアグラム

Viterbi Decoder Block Diagram

パフォーマンスとサイズ

ORCA Series 4 FPGAs Performance and Resource Utilization1
構造 ORCA4
PFUs2
LUTs レジスター 外付け I/Os SysMEM EBRs fMAX (MHz) レイテンシー
vterb_deco_o4_1_001.lpc 534 2104 997 10 8 71 174

1 ispLEVERTMソフトウェアとor4eo4、パッケージBM416, スピード2で使用したときの性能と特性。
2 PFUはラティスデバイスの標準論理ブロックです。詳細はデータシートをご覧ください。

ispXPGATM FPGAs Performance and Resource Utilization1
構造 XPGA
PFUs2
LUT-4s レジスター 外付け I/Os SysMEM EBRs fMAX (MHz) レイテンシー
vterb_deco_xp_1_001.lpc 1020 2879 1422 10 16 72 174

1 ispLEVERソフトウェアとLFX1200B, パッケージFE680, スピードグレード4を使用したときの性能と活用特徴です。
2 PFUはラティスデバイスの標準論理ブロックです。詳細はデータシートをご覧ください。

発注情報

  • パートナンバー:
    • For ORCA 4: VTERB-DECO-O4-N1
    • For ispXPGA: VTERB-DECO-XP-N1
Viterbi デコーダ IP コアを購入する方法を見つける、ローカル格子営業所にお問い合わせください。

ドキュメント

Quick Reference
Information Resources
Downloads
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Viterbi Decoder User's Guide
11/1/2005 PDF 1016.7 KB
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IP Module Evaluation Tutorial
8/1/2004 PDF 216.1 KB
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Evaluation Package for Viterbi Decoder for ispXPGA
4/1/2003 ZIP 1.8 MB
Evaluation Package for Viterbi Decoder for ORCA 4
4/1/2003 ZIP 529.9 KB

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