DDR3 SDRAM コントローラ

ラティスのダブルデータレート(DDR3)シンクロナス・ダイナミックランダムアクセスメモリ(SRDAM)コントローラはJESD79-3、DDDR3 SDRAM規格に準拠した業界規格DDR3メモリデバイス/モジュールとのインターフェースが可能な汎用メモリコントローラで、ユーザアプリケーションへのコマンドインターフェースを提供します。DDR3 SDRAMは高速で、緩和されたSSO機能を持つ次世代DDR SDRAMメモリ技術で、低スキューツリー分配の代わりに、SDRAMへの“フライバイ”回路信号でルーティングを削減します。コアはDDR3メモリコントローラをアプリケーションの残余と統合するために必要な労力を軽減し、DDR3メモリインターフェイスを直接処理する必要性を最小限に抑えます。

DDR3 SDRAM コントローラ IPコア ピンアウト生成ユーティリティ

DDR3 ピンアウト生成ユーティリティはピンアウトとDDR3 SDRAMコントローラIPコアを使った設計情報を備えた設定ファイルGUIツールです。このユーティリティのダウンロードとドキュメントを含む詳細はこちらをご覧ください。

特長

  • 全てのLatticeECP3 “EA” デバイスに対応
  • 業界規格のDDR3 SDRAMコンポーネンツおよびJESD79-3、DDR3 SDRAM規格に準拠したモジュールへのインターフェース
  • 8スピードグレードデバイスで最大400 MHz/800 MbpsDDR3 SDRAMへのインターフェース
  • メモリーデータパス幅8、16、24、32、40、48、56、64、72ビットまで対応
  • 4、8、16倍デバイス設定に対応
  • バッファなしのDDR3 DIMMとDDR3 RDIMMモジュールに対応
  • 最大1つのDIMMとDIMMごとに2つのランクに対応
  • 8 (固定)、チョップ4もしくは8(オンザフライ)、もしくはチョップ4(固定)のバースト長がプログラム可能
  • CASレイテンシがプログラム可能
  • CAS書き込みレイテンシがプログラム可能
  • バーストタイプのニブルシーケンシャルもしくはインターリーブの読み込み
  • 自動的なDDR3 SDRAM初期化とリフレッシュに対応
  • DIMMアプリケーション向けに各DQSの自動ライト・リベリング。ボード上のアプリケーション向けにライト・リベリングに切り替え可能
  • 省エネモード対応
  • ダイナミックオンダイ・ターミネーション (ODT)制御対応
  • 8倍幅のみターミネーション・データソトローブ(TDQS)
  • LatticeECP3 I/Oプリミティブはスキュー読み取りを管理(リベリング相当読み取り)
  • 自動プログラマブル可能な間隔リフレッシュもしくはユーザー起動のリフレッシュ
  • コントローラ外部でメモリリセットを制御するオプション

DDR3 SDRAMコントローラはIPexpressでユーザが設定可能なIPコアとして入手でき、設計で使用するためのIPのを設定し、そしてネットリストとシミュレーション用ファイルの生成が可能です。IPのライセンス購入がされていない場合、ビットストリームで時限ロジックが有効になり、またビットストリームの生成ができないことに留意してください。

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ブロックダイアグラム

性能とサイズ

ECP51
パラメータ スライス LUT レジスタ I/O2 fMAX (MHz)3
データバス幅: 8 (x8)
1700 2450 1700 152 400 MHz (800 Mbps)
データバス幅: 16 (x8) 1800 2500 1900 230 400 MHz (800 Mbps)
データバス幅: 24 (x8) 1800 2560 1900 308 400 MHz (800 Mbps)
データバス幅: 32 (x8) 1900 2650 2050 182 400 MHz (800 Mbps)
データバス幅: 40 (x8) 2000 2750 2200 192 400 MHz (800 Mbps)
データバス幅: 48 (x8) 2100 2800 2350 202 400 MHz (800 Mbps)
データバス幅: 56 (x8) 2200 2900 2500 212 400 MHz (800 Mbps)

1. 性能と利用率データはLFE5U/LFE5UM制御パックを備えたLattice Diamond 3.2 設計ソフトウェアを使って、LFE5UM-85F-8MG756Cデバイスをターゲットにして生成されました。違うソフトウェアのバージョンを使ったり、ECP5ファミリ内で違うデバイス密度・速度グレードをターゲットにした場合、性能が異なる場合があります。

2. I/O表の数はDDR3メモリインターフェースの初期I/Oの数です。ユーザーインターフェース(ローカルサイド)は含まれません。

3. データ幅が56ビット以下で、1つのチップを選択したとき、DDR3 IPコアは最速グレード(~8)の400 MHz(800 DDR3)で起動します。

LatticeECP31, 2,3
パラメータ スライス LUT レジスタ I/O fMAX (MHz)
データバス幅: 8 (x8) 1635 2368 1670 42 400 MHz (800 Mbps)
データバス幅: 16 (x8) 1810 2505 1960 53 400 MHz (800 Mbps)
データバス幅: 24 (x8) 1989 2641 2267 64 400 MHz (800 Mbps)
データバス幅: 32 (x8) 2093 2640 2536 75 400 MHz (800 Mbps)
データバス幅: 40 (x8) 2058 2671 2377 86 400 MHz (800 Mbps)
データバス幅: 48 (x8) 2156 2734 2562 97 400 MHz (800 Mbps)
データバス幅: 56 (x8) 2297 2865 2725 108 400 MHz (800 Mbps)
データバス幅: 64 (x8) 2389 2978 2901 119 400 MHz (800 Mbps)
データバス幅: 72 (x8) 2527 3122 3000 130 333 MHz (666 Mbps)

1.  性能と利用率データはLattice Diamond 1.4 ソフトウェアを使って、LFE3-150EA-8FN1156Cデバイスをターゲットにして生成されました。違うソフトウェアのバージョンを使ったり、LatticeECP3ファミリ内で違うデバイス密度・速度グレードをターゲットにした場合、性能が異なる場合があります。

2. EAシリコンのみ対応しています

3. データ幅が64ビット以下で、1つのチップを選択したとき、DDR3 IPコアは最速グレード(~8、~8L、~9)の400 MHz(800 DDR3)で起動します。

注文情報

ファミリ ライセンスの種類 部品番号
ECP5 シングル設計 DDR3-E5-U
マルチサイト DDR3-E5-UT
LatticeECP3 (EA) シングル設計 DDR3-P-E3-U1
マルチサイト DDR3-P-E5-UT1

IP バージョン: 1.4.

評価:このIP完全評価バージョンをダウンロードするには、IPexpressツールにいき、ツールバーにあるIPサーバーボタンをクリックしてください。ダウンロード可能な全てのラティスコアIPとモジュールが表示されます。IPの表示、ダウンロードのより詳しい情報はIP Expressクイックスタートガイドをご覧ください。

購入:IPコアの購入方法は、ラティスの営業担当までお問い合わせください。

ドキュメント

Quick Reference
Information Resources
Downloads
TITLE NUMBER VERSION DATE FORMAT SIZE
Double Data Rate (DDR3) SDRAM Controller IP Core User's Guide
IPUG80 1.9 10/10/2016 PDF 4.7 MB
LatticeECP3 DDR3 Demo for the LatticeECP3 I/O Protocol Board User's Guide
UG38 01.4 6/8/2012 PDF 2.7 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
IPexpress Quick Start Guide
8/5/2010 PDF 304.8 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
LatticeECP3 DDR3 Demo
1.4 6/8/2012 ZIP 235.3 KB


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