DDR3 SDRAM コントローラ

General Purpose DDR3 Memory Interface Controller

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ラティスのダブルデータレート（DDR3）シンクロナス・ダイナミックランダムアクセスメモリ（SRDAM）コントローラはJESD79-3、DDDR3 SDRAM規格に準拠した業界規格DDR3メモリデバイス/モジュールとのインターフェースが可能な汎用メモリコントローラで、ユーザアプリケーションへのコマンドインターフェースを提供します。DDR3 SDRAMは高速で、緩和されたSSO機能を持つ次世代DDR SDRAMメモリ技術で、低スキューツリー分配の代わりに、SDRAMへの“フライバイ”回路信号でルーティングを削減します。コアはDDR3メモリコントローラをアプリケーションの残余と統合するために必要な労力を軽減し、DDR3メモリインターフェイスを直接処理する必要性を最小限に抑えます。

DDR3 SDRAM コントローラ IPコア ピンアウト生成ユーティリティ

DDR3 ピンアウト生成ユーティリティはピンアウトとDDR3 SDRAMコントローラIPコアを使った設計情報を備えた設定ファイルGUIツールです。このユーティリティのダウンロードとドキュメントを含む詳細はこちらをご覧ください。

Features

Nexus

  • Memory data path widths of 8, 16, 24, 32 bits (x24 is only for Bus Interface Type = NATIVE).
  • Selectable gearing ratios: 4:1, 8:1
    • *533 MHz/1066 Mbps is only supported for 8:1 gearing
    • *4:1 gearing is supported up to 400 MHz/800 Mbps, except for speed grades 7 and 8 (limited to 333 MHz/666 Mbps)
  • x8 and x16 device configurations
  • Programmable burst lengths of 8 (fixed), chopped 4 or 8 (on-the-fly), or chopped 4 (fixed)

ECP5 and LatticeECP3

  • Memory data path widths of 8, 16, 24, 32, 40, 48, 56, 64, and 72 bits
  • x4, x8, and x16 device configurations
  • Interfaces to DDR3 SDRAM at speeds of up to 400 MHz/800 Mbps in speed grade 8 ECP5 devices and speed grade 9 LatticeECP3 devices
  • Programmable burst lengths of 8 (fixed), chopped 4 or 8 (on-the-fly), or chopped 4 (fixed)

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Block Diagram

DDR3 SDRAM Controller Block DiagramExpand Image
  • DDR3 SDRAM Controller IP Core diagram for Nexus devices
  • High-level block diagram illustrating the main functional block used to implement the DDR3 SDRAM Controller IP Core functions
  • DDR3 SDRAM Controller IP Core diagram for ECP5 and LatticeECP3 devices
  • The DDR3 memory controller consists of 3 sub modules: Memory Controller (MC) module, Physical Interface (PHY) module, and Clock Synchronization Module (CSM)

性能とサイズ

ECP51
パラメータ スライス LUT レジスタ I/O2 fMAX (MHz)3
データバス幅: 8 (x8)
 1700 2450 1700 152 400 MHz (800 Mbps)
データバス幅: 16 (x8) 1800 2500 1900 230 400 MHz (800 Mbps)
データバス幅: 24 (x8) 1800 2560 1900 308 400 MHz (800 Mbps)
データバス幅: 32 (x8) 1900 2650 2050 182 400 MHz (800 Mbps)
データバス幅: 40 (x8) 2000 2750 2200 192 400 MHz (800 Mbps)
データバス幅: 48 (x8) 2100 2800 2350 202 400 MHz (800 Mbps)
データバス幅: 56 (x8) 2200 2900 2500 212 400 MHz (800 Mbps)

1. 性能と利用率データはLFE5U/LFE5UM制御パックを備えたLattice Diamond 3.2 設計ソフトウェアを使って、LFE5UM-85F-8MG756Cデバイスをターゲットにして生成されました。違うソフトウェアのバージョンを使ったり、ECP5ファミリ内で違うデバイス密度・速度グレードをターゲットにした場合、性能が異なる場合があります。

2. I/O表の数はDDR3メモリインターフェースの初期I/Oの数です。ユーザーインターフェース（ローカルサイド）は含まれません。

3. データ幅が56ビット以下で、1つのチップを選択したとき、DDR3 IPコアは最速グレード（~8）の400 MHz(800 DDR3)で起動します。

LatticeECP31, 2,3
パラメータ スライス LUT レジスタ I/O fMAX (MHz)
データバス幅: 8 (x8) 1635 2368 1670 42 400 MHz (800 Mbps)
データバス幅: 16 (x8) 1810 2505 1960 53 400 MHz (800 Mbps)
データバス幅: 24 (x8) 1989 2641 2267 64 400 MHz (800 Mbps)
データバス幅: 32 (x8) 2093 2640 2536 75 400 MHz (800 Mbps)
データバス幅: 40 (x8) 2058 2671 2377 86 400 MHz (800 Mbps)
データバス幅: 48 (x8) 2156 2734 2562 97 400 MHz (800 Mbps)
データバス幅: 56 (x8) 2297 2865 2725 108 400 MHz (800 Mbps)
データバス幅: 64 (x8) 2389 2978 2901 119 400 MHz (800 Mbps)
データバス幅: 72 (x8) 2527 3122 3000 130 333 MHz (666 Mbps)

1.  性能と利用率データはLattice Diamond 1.4 ソフトウェアを使って、LFE3-150EA-8FN1156Cデバイスをターゲットにして生成されました。違うソフトウェアのバージョンを使ったり、LatticeECP3ファミリ内で違うデバイス密度・速度グレードをターゲットにした場合、性能が異なる場合があります。

2. EAシリコンのみ対応しています

3. データ幅が64ビット以下で、1つのチップを選択したとき、DDR3 IPコアは最速グレード（~8、~8L、~9）の400 MHz(800 DDR3)で起動します。

注文情報

ファミリ ライセンスの種類 部品番号
ECP5 シングル設計 DDR3-E5-U
マルチサイト DDR3-E5-UT
LatticeECP3 (EA) シングル設計 DDR3-P-E3-U1
マルチサイト DDR3-P-E5-UT1

IP バージョン: 1.4.

評価：このIP完全評価バージョンをダウンロードするには、IPexpressツールにいき、ツールバーにあるIPサーバーボタンをクリックしてください。ダウンロード可能な全てのラティスコアIPとモジュールが表示されます。IPの表示、ダウンロードのより詳しい情報はIP Expressクイックスタートガイドをご覧ください。

購入：IPコアの購入方法は、ラティスの営業担当までお問い合わせください。

ドキュメント

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Certus-NX DDR3 Memory Controller IP Core - Driver API Reference
FPGA-TN-02401 1.0 3/14/2025 PDF 453.9 KB
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DDR3 SDRAM Controller IP Core - Lattice Diamond Software
FPGA-IPUG-02047 2.2 10/11/2020 PDF 3.6 MB
LatticeECP3 DDR3 Demo for the LatticeECP3 I/O Protocol Board User's Guide
UG38 01.4 6/8/2012 PDF 2.7 MB
DDR3 SDRAM Controller IP Core for Nexus Devices - Lattice Radiant Software
FPGA-IPUG-02086 1.9 3/14/2025 PDF 1.6 MB
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DDR3 SDRAM Controller IP Release Notes
FPGA-RN-02032 1.1 3/14/2025 PDF 265.2 KB
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IPexpress Quick Start Guide
8/5/2010 PDF 304.8 KB
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Implementing DDR3 Memory Controller (LatticeECP3)
1.0 3/10/2010 PDF 147.9 KB
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LatticeECP3 DDR3 Demo
1.4 6/8/2012 ZIP 235.3 KB

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