Lattice Blog

Our system is going under maintenance starting May 25, 2024 at 7:00 AM Pacific and ending May 25, 2024 at 1:00 PM Pacific. During this window, the website may not be reachable. For immediate assistance, please contact techsupport@latticesemi.com.

Share:

PMバスと制御PLDを介した電力管理

Power Management through PMBus and Control PLD
Posted 02/14/2017 by Shyam Chandra

Posted in

6部にわたって、複雑な回路ボードで効率的な電力管理アーキテクチャを実装するときの困難について紹介します。

前回のブログでは、制御PLDは電力管理を専用の電力管理ICで分担するハイブリットアーキテクチャについて紹介しました。次の選択肢は、一部の設計では、専用のパワーマネージャICをソフトウェア駆動のMCUに置き換えるために使用されます。Power Management through PMBus and Control PLD

制御PLDとMCUを用いて実装されたハードウェア管理システム

このアーキテクチャでは、I²Cバスに基づく2線式通信プロトコルであるパワーマネジメントバス(PMBus)を使用して、デジタル制御のPOL(point-of-load)電源を管理します。パワーマネージャICモデルの場合と同様に、制御PLDはボードのハウスキーピング機能を制御し、アナログ制御インタフェース(APOL)を使用して任意のポイントオブロードDC-DCコンバータを制御します。ソフトウェア設計を簡素化するために、ほとんどのMCU駆動パワーマネジメント設計では、PMBusを介してDPOLをプログラミングすることにより、時間ベースのシーケンシング手法を採用しています。しかし、設計がボード上のAPOLとDPOLの両方のシーケンシングの組み合わせを必要とし、一定な方法でエラーに応答する場合、最も簡単なソリューションは、 "Power Good"信号を使用してボード上のすべての電源をCPLDに制御させることです。

利点:

  • 容易にスケーラブルな設計が可能(時間ベースのシーケンシングのみ)
  • 豊富なソフトウェアの開発ツールにより、MCUベースのソリューション早く、簡単にデバッグ可能
  • ファームウェアのアップデートを使って設計を簡単に修正
  • DPOL周りのルーティング混雑を減少させ、PCB設計を簡素化

欠点:

  • BOMコストが上がる
  • イベントベースのシーケンシングが必要な場合、スケールが難しい
  • 複数の設計ツール (Verilog/VHDL +ソフトウェア)が必要
  • APOL & DPOLの組み合わせはハイブリッド制御ソリューションを必要とし、いつかの欠点が生じる
    • シーケンシングがDPOLとAPOLの間で分割されている場合、デバッグが困難.
    • APOLはテレメトリに対応する追加のADCを必要とし、コストが増加
    • 電力管理向けのハードウェアシミュレーションのサポートなし
    • ハードウェア管理機能の検証は試作ボード環境のみで可能
    • 複雑性が増すことにより、デバッグにかかる時間も増加

このモデルには独自の課題があります。MCUはより柔軟にプログラムでき、デバッグが簡単ですが、専用の電力管理ICよりもメンテナンスが難しいです。これは、MCUファームウェアを変更するとシステム全体の回帰テストが必要になるためです。このソフトウェアベースのMCU電源管理のもう1つの潜在的な欠点は、エラー状態(通常、制御PLDのマイクロ秒スケール応答に対して10-15ミリ秒)に応答するのが遅いことです。応答速度とイベントベースのシーケンシングを高速化するには、制御PLDを使用して2番目の保護層を追加する必要があります。

ハイブリッドアーキテクチャのあとは、オンチップのデジタルコンバータで制御PLDを過充電しようとするアーキテクチャを検討します。電力管理に関する当社の全てのブログをぜひご覧ください。

電力管理製品開発キットとボードについての詳細は各リンクをご覧ください。

Share: