莱迪思半导体的APB互连模块是一个全参数化的软IP，用于APB系统的低延迟互连结构。它可用于将一个或多个APB总线主控连接到一个或多个APB总线从动设备。该模块可实现主控侧仲裁，从而最小化资源使用。
当多个总线主控访问同一从端口时，APB互连模块支持基于轮询和固定优先级的仲裁。仲裁在一个时钟周期内完成，意味着发生仲裁时，事务将延迟一个时钟周期。
该设计通过Verilog HDL实现。可以使用莱迪思Propel Builder软件配置和生成IP。它可以用于MachXO3D FPGA器件，并使用集成了Synplify Pro综合工具的莱迪思Diamond布局布线工具来实现。