莱迪思半导体RISC-V RX软IP包含一个32位RISC-V处理器内核和多个子模块：平台级中断控制器（PLIC）、内核本地中断器（CLINT）和看门狗。CPU核支持符合JTAG – IEEE 1149.1标准的RV32IMACF指令集和调试功能。
该设计在Verilog HDL中实现。它可以使用莱迪思Propel™ Builder软件进行配置和生成。它支持Lattice Avant™、MachXO5-NX™、Certus-NX™、CertusPro-NX™和CrossLink-NX™ FPGA器件。
资源使用情况请参阅IP核使用指南。