I2C マスター WISHBONE準拠

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このリファレンスデザインはOpenCore I2Cマスターコアに基づいており、I2CとWISHBONEバス間のブリッジを提供します。この設計の一般的なアプリケーションはWISHBONE準拠のボード上のマイクロコントローラと複数I2C周辺機器コンポーネント間のインターフェースも含まれています。I2Cマスターコアはクロックを生成し、各データ伝送の開始と終了を管理します。

I2C (Inter-Integrated Circuit) Master - WISHBONE Compatible

 

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性能およびサイズ

デバイスファミリ 検証デバイス* 性能 I/O ピン 設計サイズ 改訂
MachXO3L™ 6 LCMXO3L-4300C-
6BG256C
>50MHz 29 201 LUTs(Verilog-LSE ソース) 1.5
243 LUTs (Verilog-Syn ソース) 1.5
218 LUTs (VHDL-LSE ソース) 1.5
243 LUTs (VHDL-Syn ソース) 1.5
MachXO2™ 1 LCMXO2-1200HC-
4TG100C
>50MHz 29 201 LUTs (Verilog ソース)
218 LUTs (VHDL ソース)
1.5
MachXO™ 2 LCMXO256C-
3T100C
>50MHz 29 198 LUTs (Verilog ソース)
217 LUTs (VHDL ソース)
1.5
ECP5™ 5 LFE5U-45F-
6MG285C
>50MHz 29 203 LUTs (Verilogソース)
209 LUTs (VHDL ソース)
1.5
LatticeECP3™ 3 LFE3-17EA-
6FTN256C
>50MHz 29 261 LUTs (Verilog ソース)
252 LUTs (VHDL ソース)
1.5
LatticeXP2™ 4 LFXP2-5E-
5M132C
>50MHz 29 252 LUTs (Verilog ソース)
248 LUTs (VHDL ソース)
1.5

1. 性能と利用率はLCMXO2-1200HC-4TG100C、Lattice Diamond® 3.1設計ソフトウェア、LSE (ラティス合成エンジン)を使って生成されました
2. 性能と利用率はLCMXO256C-3T100C、Lattice Diamond 3.1設計ソフトウェアLSEを使って生成されました
3. 性能と利用率は LFE3-17EA-6FTN256C、Lattice Diamond 3.1 設計ソフトウェアLSEを使って生成されました
4. 性能と利用率は LFXP2-5E-5M132C、Lattice Diamond 3.1  設計ソフトウェアLSEを使って生成されました
5. 性能と利用率は LFE5U-45F-6MG285C、Lattice Diamond 3.1 設計ソフトウェアLSEを使って生成されました
6. 性能と利用率は LCMXO3L-4300C-6BG256C Lattice Diamond 3.1 設計ソフトウェアLSE、Synplify Pro® を使って生成されました

* 他のデバイスでも動作する可能性があります

注意:上記の性能と設計サイズは推定値です。実際の結果は選択したパラメータ、タイミング制御、デバイス実装によって異なります。詳細は設計ドキュメントをご覧ください。特に記載のない限り、コーディングと設計はPCプラットフォーム上で実行されました。

ドキュメント

Technical Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
I2C Master with WISHBONE Bus Interface - Source Code
RD1046 1.8 2/1/2016 ZIP 1.4 MB
I2C Master with WISHBONE Bus Interface - Documentation
RD1046 1.6 1/15/2015 PDF 1.4 MB

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