制御リンクシリアルインターフェース

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Reference Design Logoこのリファレンスデザインは、差分マンチェスタコードを使用して低速シリアル制御リンクを実装する方法の例を提供しています。入力されるシリアルデータストリームのオーバーサンプルにオンチップPLLを利用しています。制御リンクは通常、データパスよりも低速で動作するため、オーバーサンプル技術がこのアプリケーションに使用されます。これは、差分マンチェスターコードの特性と共に、シリアルデータからのデータおよびクロック情報の抽出を可能にします。

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ブロックダイアグラム

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性能およびサイズ

検証済みデバイス 言語 性能 I/Oピン 設計サイズ 改訂版
LCMXO2-1200HC-6TG100CES Verilog rx_clk > 200 MHz 10 + 2 26 LUT 1.4
LCMXO2-1200HC-6TG100CES VHDL rx_clk > 200 MHz 10 + 2 26 LUT 1.4
LCMXO1200E-3T100C Verilog rx_clk > 200 MHz 10 + 2 25 LUT 1.4
LCMXO1200E-3T100C VHDL rx_clk > 200 MHz 10 + 2 25 LUT 1.4
LFXP2-5E-5FT256C Verilog rx_clk > 200 MHz 10 + 2 26 LUT 1.4
LFXP2-5E-5FT256C VHDL rx_clk > 200 MHz 10 + 2 26 LUT 1.4

* 他のデバイスでも動作する可能性があります。

注意:上記の性能と設計サイズは見積もりです。実際の結果は、選択されたパラメータ、タイミング制約、および実装デバイスによって異なる場合があります。詳細については、設計のドキュメントを参照してください。 他に明記のない限り、すべてのコーディングおよび設計作業はPCプラットフォーム上で行われました。

ドキュメント

Technical Resources
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Control Link Serial Interface - Documentation
FPGA-RD-02089 1.5 1/22/2021 PDF 810.2 KB
Control Link Serial Interface - Source Code
RD1051 1.4 11/8/2010 ZIP 240.7 KB

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