控制链路串行接口

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Reference Design Logo该参考设计提供了一个如何使用差分曼彻斯特码实现低速的串行控制链路的例子。利用片上PLL对输入的串行数据流进行过采样的优点。过采样技术用于此应用，因为通常控制链路以低于数据路径的速度工作。利用差分曼彻斯特码的特点，这使得能够从串行数据中提取数据和时钟信息。

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    框图

    Control Link Serial Interface

    性能和大小

    经测试的器件* 语言 性能 I/O引脚 设计占用资源 版本
    LCMXO2-1200HC-6TG100CES Verilog rx_clk > 200 MHz 10 + 2 26 LUTs 1.4
    LCMXO2-1200HC-6TG100CES VHDL rx_clk > 200 MHz 10 + 2 26 LUTs 1.4
    LCMXO1200E-3T100C Verilog rx_clk > 200 MHz 10 + 2 25 LUTs 1.4
    LCMXO1200E-3T100C VHDL rx_clk > 200 MHz 10 + 2 25 LUTs 1.4
    LFXP2-5E-5FT256C Verilog rx_clk > 200 MHz 10 + 2 26 LUTs 1.4
    LFXP2-5E-5FT256C VHDL rx_clk > 200 MHz 10 + 2 26 LUTs 1.4

    * 可能可以用其他器件工作。

    注: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明，所有的代码和设计工作都是在PC平台上完成的。

    文档

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