QDRメモリ・コントローラ

LatticeReferenceDesign-LogoQDR SRAMは、高性能や高バンド幅通信アプリケーションが必要とするメモリを製造する代表的な企業によって定義された新しいメモリ技術です。QDRは読み/ 書きこみをダブルデータ・レートで操作に専念する2つの別々の無指示データ・バスを備える同期パイプライン化されたバーストSRAMです。このリファレンス設計は、QDRメモリへの178MHzダブル・データ・レートでの読み/書き込みアクセスを置こうなうために、ORCA®シリーズ4ライブラリの要素 IODDRとHIODDRを使用し、ORCA4 FPGAとFPSCデバイスをターゲットにしています。

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ブロック ダイアグラム

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パフォーマンスとサイズ

ファミリ デバイスをテスト* PLL 使用法 PFU使用法(パイプライン型モジュール) レジスタ 使用法 Max. Freq.
ORCA4 FPSC ORSPI4-2FE1036C 2 2024のうち75 643(パイプライン・モジュール用に360レジスタを含む) 178 MHz
LatticeEC LFEC20E-4F672C 2 2464のうち75 613(パイプライン・モジュール用に360レジスタを含む) 192 MHz
LatticeXP LFX10C-4f388C 2 1216のうち71 612(パイプライン・モジュール用に360レジスタを含む) 178 MHz

*他のデバイスでも作動します。

注意:上記に示されている性能と設計サイズは概算見積もりです。実際の結果は選択したパラメータ、タイミング制約やデバイス実装によって変わります。詳細は設計のドキュメントをご覧下さい。全てのコーディングと設計は、特に注意書きがない限り、PCプラットフォーム上で行いました。

Documentation

Technical Resources
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QDR Memory Controller - Documentation
RD1019 5/3/2005 ZIP 2.6 MB
QDR Memory Controller - Source Code
RD1019 5/3/2005 ZIP 2.6 MB

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