GPIO IP コア

メモリマップドまたはAPB IOの制御

汎用入出力(GPIO) ペリフェラル・ソフト IP は、ラティス メモリ・マップド・インタフェース (LMMI) または アドバンスド・ペリフェラル・バス・インタフェース (APB) を経由して GPIO を制御するために設計されたシンプルな IP です。入力として設定すると、関連するレジスタの状態を読み取ることで GPIO の状態を検出できます。出力として設定すると、関連するレジスタに書き込まれた値を取得し、GPIO の状態を制御します。

この IP は CPU バスに接続するか、I/O のメモリ構成を必要とするブリッジ/周辺機器で使用できます。IP 生成は、GPIO ポートをフレキシブルに使用するため GPIO の本数に基づいて変更可能です。

特長

  • 出力信号のパラレル制御を可能にするため、個別のレジスタを経由して出力をセットまたはクリアする
  • 1つのレジスタを経由して、出力をセットまたはクリアする
  • 別々のデータ入出力と制御レジスタ
  • 出力レジスタが出力状態を反映
  • 入力レジスタは入力状態を反映
  • すべての入力は、エッジ検出とレベル検出の選択が可能、割り込みソースとして設定可能
  • 割り込みは、ラティス割り込みインタフェース (LINTR) に準拠

ブロック図

資料

Quick Reference
Downloads
TITLE NUMBER VERSION DATE FORMAT SIZE
GPIO IP Core User Guide
FPGA-IPUG-02076 1.8 6/24/2020 PDF 910.7 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
GPIO IP Core
1.0 3/31/2018 IPK 86.4 KB
GPIO IP Core User Guide
1.0 2/21/2018 PDF 709.1 KB

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