GPIO IP コア

メモリマップドまたはAPB IOの制御

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汎用入出力(GPIO) ペリフェラル・ソフト IP は、ラティス メモリ・マップド・インタフェース (LMMI) または アドバンスド・ペリフェラル・バス・インタフェース (APB) を経由して GPIO を制御するために設計されたシンプルな IP です。入力として設定すると、関連するレジスタの状態を読み取ることで GPIO の状態を検出できます。出力として設定すると、関連するレジスタに書き込まれた値を取得し、GPIO の状態を制御します。

この IP は CPU バスに接続するか、I/O のメモリ構成を必要とするブリッジ/周辺機器で使用できます。IP 生成は、GPIO ポートをフレキシブルに使用するため GPIO の本数に基づいて変更可能です。

特長

  • 出力信号のパラレル制御を可能にするため、個別のレジスタを経由して出力をセットまたはクリアする
  • 1つのレジスタを経由して、出力をセットまたはクリアする
  • 別々のデータ入出力と制御レジスタ
  • 出力レジスタが出力状態を反映
  • 入力レジスタは入力状態を反映
  • すべての入力は、エッジ検出とレベル検出の選択が可能、割り込みソースとして設定可能
  • 割り込みは、ラティス割り込みインタフェース (LINTR) に準拠

Block Diagram

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GPIO Top Level Block Diagram

Resource Utilization

Nexus Family
LIFCL-40-9BG400I
Configuration Clk Fmax (MHz)* Registers LUTs DSP
Default 200 11 34 0
Number of I/O Lines is 32 200 361 345 0
Number of I/O Lines is 32, and Remove Tri-State Buffer is enabled 200 361 374 0

*Note: Fmax is generated when the FPGA design only contains GPIO IP Core and the target Frequency is 100 MHz. These values may be reduced when user logic is added to the FPGA design

LFD2NX-40-9BG2561I
Configuration Clk Fmax (MHz)* Registers LUTs EBRs
Default 200 20 35 0
Weighted Round robin 200 361 345 0
Number of I/O Lines is 32, and Remove Tri-State Buffer is enabled 200 361 374 0

*Note: Fmax is generated when the FPGA design only contains GPIO IP Core and the target Frequency is 100 MHz. These values may be reduced when user logic is added to the FPGA design.

LFCPNX-100-9LFG672I
Configuration Clk Fmax (MHz)* Registers LUTs EBRs
Default 200 20 35 0
Weighted Round robin 200 361 345 0
Number of I/O Lines is 32, and Remove Tri-State Buffer is enabled 200 361 374 0

*Note: Fmax is generated when the FPGA design only contains GPIO IP Core and the target Frequency is 100 MHz. These values may be reduced when user logic is added to the FPGA design.

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Available for free to use in Lattice Radiant design software.

資料

Quick Reference
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GPIO IP Core - User Guide
FPGA-IPUG-02076 2.4 6/26/2025 PDF 600.7 KB
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GPIO IP Core - Release Notes
FPGA-RN-02026 1.1 6/26/2025 PDF 188.3 KB
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GPIO IP Core User Guide
1.0 2/21/2018 PDF 709.1 KB
GPIO IP Core
1.0 3/31/2018 IPK 86.4 KB

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