DDR SDRAM コント ローラー - ispXPGA と ORCA4 のパイプライン


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DDR(Double Data Rate) SDRAMは75MHz以上のバススピードで走るSDRAMメモリの代替品として紹介されました。DDR SDRAMは通常のSDRAMと機能が似ていますが、メモリのバンド幅に関してはクロックサイドの両側での2倍速サイクルでのデータ転送とバースト・モード・データ転送によって倍になります。

DDR SDRAMコントローラはユーザにデータ幅修正、バースト・トランスファー・レート、CASレイテンシー設計の柔軟性をもたらすパラメータ化されたコアです。さらにDDRはインテリジェント・バンク・マネジメント（それぞれのバンクで'すべてのバンクをアクティブにする'と'列をアクティブにする'のデータベースを保持するため）をサポートします。この情報で、DDR SDRAMコントローラはアクティブもしくはプリ・チャージの命令を決めます。これが効果的にDDR SDRAMに対するリード／ライト命令の遅延を減少させます。

特長

  • 100MHz(200 DDR)以上の性能
  • JEDEC標準DDR SDRAMへのインターフェース
  • 16, 32,と64ビットのDDR SDRAMデータ幅をサポート
  • 8つまでの外付けメモリ・バンクをサポート
  • 2, 4, 8つのプログラム可能なバースト全長
  • 1.5, 2.0, 2.5もしくは3.0のプログラム可能なCAS潜伏
  • Byteレベルの書き込みサポート
  • パイプライニングとバンク・マネジメント命令によって性能アップ
  • パワーダウンとセルフ・リフレッシュ・モードをサポート
  • 自動初期化
  • ノーマル／パワーダウンモード時の自動リフレッシュ
  • プログラム可能なレジスターのタイミングとセッティング・パラメータ
  • PCIターゲット、PowerPCとAMBA(AHB)バスが可能なバス・インターフェース
  • - 完全なシンクロナスを実現

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ブロック ダイアグラム

DDR SDRAM Controller - Pipelined for ispXPGA and ORCA4 Block Diagram

パフォーマンスとサイズ

パフォーマンスとリソース使用率の ORCA 41
パラメータファイル コア構成 ORCA4 PFUs2 LUTs レジスター Dist. RAM3 fMAX (MHz) 外付けピン
ddrct_gen_o4_1_008.lpc Generic I/F 344 1359 1559 N/A 100 (200 DDR) 239
ddrct_ahb_o4_1_008.lpc  AHB I/F 560 2322 2451 18 100 (200 DDR) 242
ddrct_pci_o4_1_008.lpc PCI I/F 510 2024 2070 16 664 246
ddrct_ppc_o4_1_008.lpc PPC I/F 492 1922 2170 18 100 (200 DDR) 181

1 ispLEVERTM v.3.0ソフトウェアでOR4E022BA352使用時（ただしOR4E042BM416使用のAHB configuration 008を使用しない）の性能とスペックです。シンプリシティのシンプリファイv.7.0.3を総合的に使用してください。このIPをORCAシリーズ4 ファミリ内で違う密度、パッケージ、スピードやグレードで使用すると、性能は多少違ってきます。
2 PFUはラティスデバイスの標準ロジックブロックです。詳細はデータシートをご覧ください。
3 Dist. RAM = distributed memory.
4 PCI構造のDDRコアの性能はPCI2.2インターフェース(66MHz)の最大処理能力によって限られています。
5 すべてのパラメータはデータシートに示されているようにデフォルトに設定されています。

パフォーマンスとリソースの使用率 XPGA1
パラメータファイル デバイス コア構成 ispXPGA PFUs2 LUTs レジスター fMAX (MHz) 外付けピン
ddrct_gen_xp_1_002.lpc LFX125B-4FH516CES/2X Generic I/F 393 1116 910 100 142
ddrct_ahb_xp_1_002.lpc LFX500B-4FH516CES/2X AHB I/F 751 1928 1599 100 145
ddrct_pci_xp_1_002.lpc LFX500C-4FH516CES/2X PCI I/F 688 1867 1333 663 170
ddrct_ppc_xp_1_002.lpc LFX500B-4FH516CES/2X PPC I/F 647 1670 1392 100 154

1 パフォーマンスと使用率の特性は ispLEVER v.3.1 ソフトウェアに上記 ispXPGA デバイスを使用して生成されます。この IP コアの評価版は、この特定のデバイスの密度、パッケージおよび速度のグレードでのみ動作します。
2 PFU は、一部のラティス デバイスの標準ロジック ブロックです。詳細については、デバイスのデータ ・ シートを確認してください。
3 この DDR コア PCI 構成のパフォーマンス (66 MHz) PCI 2.2 インターフェイスの最大スループットによって制限されます。

発注情報

  • Orca 4 のパーツ ナンバー:
    • DDRCT-GEN-O4-N1
    • DDRCT-PPC-O4-N1
    • DDRCT-PCI-O4-N1
    • DDRCT-AHB-O4-N1
  • ispXPGA のパーツ ナンバー:
    • DDRCT-GEN-XP-N1
    • DDRCT-PCI-XP-N1
    • DDRCT-AHB-XP-N1
    • DDRCT-PPC-XP-N1

IP コアを購入する方法を見つけるためにローカル格子営業所までご連絡ください。

ドキュメント

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Board Timing Guidelines for the DDR SDRAM Controller IP Core
TN1071 1.1 9/6/2012 PDF 945.5 KB
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DDR SDRAM Controller User Guide
6/1/2004 PDF 1.1 MB
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IP Module Evaluation Tutorial
8/1/2004 PDF 216.1 KB
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Evaluation Package for DDR SDRAM Controller - Pipelined (AHB) for ispXPGA - Configuration 002
3/1/2004 ZIP 2 MB
Evaluation Package for DDR SDRAM Controller - Pipelined (Generic) for ispXPGA - Configuration 002
3/1/2004 ZIP 3 MB
Evaluation Package for DDR SDRAM Controller - Pipelined for ORCA 4 - PCI I/F Configuration 1
3/1/2004 ZIP 690.6 KB
Evaluation Package for DDR SDRAM Controller - Pipelined (PCI) for ispXPGA - Configuration 002
3/1/2004 ZIP 3.4 MB
Evaluation Package for DDR SDRAM Controller - Pipelined for ORCA 4 - AHB I/F Configuration 1
3/1/2004 ZIP 787.7 KB
Evaluation Package for DDR SDRAM Controller - Pipelined for ORCA 4 - GEN Configuration 1
3/1/2004 ZIP 1 MB
Evaluation Package for DDR SDRAM Controller - Pipelined (Power PC) for ispXPGA - Configuration 002
3/1/2004 ZIP 3.5 MB
Evaluation Package for DDR SDRAM Controller -Pipelined for ORCA 4 - PPC I/F Configuration 1
3/1/2004 ZIP 750.3 KB

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