インテルはPCI Express (PCIe)アプリケーション用のPHYデバイスとメディア・アクセス(MAC)層間の標準インターフェースとして、PHY Interface for PCI Express (PIPE) を定義しました。PIPEインターフェイスは、PCI Express PHYデバイスとMAC層が個別の(すぐに入手できるPHYデバイスを用る)形態、或いは集積された形態の実装を許容しています。以下に示すPCI Express物理層の分割は、その柔軟性について図示しています。
Lattice PCS PIPE IP コアはコアは、如何なるエンドポイント・ソリューションにもPCI Express PHYデバイスの機能を提供し、これはインテルのPIPE Architecture Draftバージョン1.00 (PIPE Ver1.00)に準拠しています。PCS PIPE IPコアはSERDES/PCSを集積しているLatticeECP3とLatticeECP2M FPGAを活用します。x1かx4レーンとのリンクに対応するためにLattice PCS Pipe IPコアを構成することができます。