マルチプル･バウンダリ･スキャン･ポート･リンカー

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Reference Design LogoIEEE1149.1バウンダリ･スキャン･システムによれば、全ての複雑なシステムは1つ以上のバウンダリ-スキャン準拠のスキャン･ポートを持てます。もし、個々のスキャン･ポートが互いにつながっていたら、スキャン能力向上の可能性が確実に増えます。本設計では、マルチプル･スキャン･ポートを IEEE1149.1ポートに命令の書き込みをして、互いに連結します。MSP(Multiple Scan Port)デバイスは、4つのローカル･スキャン･ポートを連結するか、完全に迂回しての利用ができます。ENABLE信号が供給され、Lowの時、デバイス出力はトライステートとなり、ラティスのispDOWNLOAD®ケーブルを直接、イン-システム･プログラミング用途にセカンダリーチェインで使用出来ます。

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ブロック ダイアグラム

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パフォーマンスとサイズ

デバイス ファミリ デバイスをテスト* 性能 I/Oピン 使用率 リビジョン
4 ポート実装
MachXO2™ 1 LCMXO2-256HC-
4TG100C		 >30MHz 30 138 LUTs (Verilog Source)
139 LUTs (VHDL Source)		 4.4
MachXO™ 1 LCMXO256C-5T100C >30MHz 30 138 LUTs (Verilog Source)
139 LUTs (VHDL Source)		 4.4
LatticeXP2™ 1 LFXP2-5E-5M132C >30MHz 30 138 LUTs (Verilog Source)
139 LUTs (VHDL Source)		 4.4
ispMACH® 4000ZE™ 2 LC4128ZE-5TN100C >30MHz 30 60 マクロセル
(Verilog/VHDL Source)		 4.4
ispMACH® 4000V/B/C/Z™ 2 LC4128V-27T100C >30MHz 30 60 マクロセル
(Verilog/VHDL Source)		 4.4
Platform Manager™ 3 LPTM10-1247-
3TG128CES		 >30MHz 30 138 LUTs (Verilog Source)
139 LUTs (VHDL Source)		 4.4
8 ポートの資産の導入
MachXO2™ 1 LCMXO2-256HC-
4TG100C		 >30MHz 50 211 LUTs (Verilog Source)
212 LUTs (VHDL Source)		 4.4
MachXO™ 1 LCMXO256C-5T100C >30MHz 50 211 LUTs (Verilog Source)
212 LUTs (VHDL Source)		 4.4
LatticeXP2™ 1 LFXP2-5E-5M132C >30MHz 50 211 LUTs (Verilog Source)
212 LUTs (VHDL Source)		 4.4
ispMACH® 4000ZE™ 2 LC4128ZE-5TN100C >30MHz 50 108 マクロセル
(Verilog/VHDL Source)		 4.4
ispMACH® 4000V/B/C/Z™ 2 LC4128V-27T100C >30MHZ 50 108 マクロセル
(Verilog/VHDL Source)		 4.4
Platform Manager™ 3 LPTM10-12107-
3FTG208CES		 >30MHz 50 211 LUTs (Verilog Source)
212 LUTs (VHDL Source)		 4.4
8 ポートの JTAG の実装
MachXO2™ 1 LCMXO2-640HC-
4TG100C		 >30MHz 50 263 LUTs (Verilog Source)
264 LUTs (VHDL Source)		 4.4
MachXO™ 1 LCMXO640C-5T100C >30MHz 50 263 LUTs (Verilog Source)
264 LUTs (VHDL Source)		 4.4
LatticeXP2™ 1 LFXP2-5E-
5M132C		 >30MHz 50 263 LUTs (Verilog Source)
264 LUTs (VHDL Source)		 4.4
ispMACH® 4000ZE™ 2 LC4128ZE-5TN100C >30MHz 50 127 マクロセル
(Verilog/VHDL Source)		 4.4
ispMACH® 4000V/B/C/Z™ LC4128V-27T100C >30MHz 50 127 マクロセル
(Verilog/VHDL Source)		 4.4
Platform Manager™ 3 LPTM10-12107-
3FTG208CES		 >30MHz 50 263 LUTs (Verilog Source)
264 LUTs (VHDL Source)		 4.4

1.パフォーマンスと使用率の特性を指定したテスト デバイスを使用して生成とラティスDiamond™ 1.2ソフトウェア。
2. パフォーマンスと使用率の特性は ispLEVER 古典的な 1.4 ソフトウェアで指定されたテスト デバイスを使用して生成されます。
3. パフォーマンスと使用率の特性 ispLEVER 8.1 SP1 ソフトウェア (スターターまたはフルライセンス バージョン) で指定したテスト デバイスを使用して生成されます。

*これ以外のデバイスでも動作するかもしれません。

注意: 上記の性能と設計サイズは概算見積もりです。実際の結果は選択したパラメータ、タイミング制約やデバイス実装によって変わります。詳細は設計のドキュメントをご覧下さい。全てのコーディングと設計は、特に注意書きがない限りPCプラットフォーム上で行いました。

ドキュメント

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Using Multiple Boundary Scan Port Linker (BSCAN2)
FPGA-AN-02017 1.1 1/9/2022 PDF 774.3 KB
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Using Multiple Boundary Scan Port Linker (BSCAN2)
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BSCAN2 - Multiple Scan Port Linker - Documentation
FPGA-RD-02106 4.9 1/29/2021 PDF 918.1 KB
BSCAN2 - Multiple Boundary Scan Port Linker - Source Code
RD1002 4.6 3/13/2014 ZIP 2.6 MB

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