EP300: PowerPC バスアービター

PowerPCバスアービターは、PowerPCホストバスに直接接続される複数のバスマスターの仲裁に必要な全機能を備えています。アービターは PowerPCバス・アーキテクチャにより高性能を実現するセパレート・アドレスとデータバス保持をサポートします。セパレート・アドレスバス・グラント信号とデータバス・グラント信号はバス上の各マスターデバイスに用意されます。アービターはアドレスバス保持とデータバス保持を調整するために、精巧なビルトイン・ステートマシンを使用します。どのサイクルにおいても、最大2つまでの同時バスアクセスが許可されます。

PowePCバスアービターは優先順序を交替させるオプションか、あるいは異なるシステム環境用の要求に見合う固定変優先スキームのオプションを備えています。

Features

  • Fully supports PowerPC™ 60x bus protocol, include PowerPC 603, 604, 740, 750 and 8260.
  • Supports up to eight PowerPC bus masters with unlimited slave device support.
  • Supports two outstanding bus accesses.
  • Supports address only transfer and address bus retry.
  • Independent address bus and data bus tenure with separate bus grant and data bus grant.
  • Option for fixed priority assignment or rotating priority scheme.
  • Designed for ASIC or programmable logic device implementations in various system environments.
  • Fully static design with edge triggered flip-flops.
  • Optimized for ispXPGA product family.

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Block Diagram

パフォーマンスとサイズ

以下に典型的な性能と利用結果を示します。

デバイス 利用 性能
PFUs スライス LUTs パーセント
LFX1200B-4 17 98 41% 108Mhz
LFEC20 54 1% 133Mhz
LFXP10 54 1% 150Mhz
LFXP2-17E 54 1% 150Mhz

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ドキュメント

Quick Reference
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PowerPC Bus Arbiter Datasheet
EP300 6/22/2007 PDF 91.9 KB

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