パラレルFIRフィルター

多くのデジタルシステムはノイズを取り除いたり、スペクトル成形を提供したり信号探知を実行するのにフィルタが使用されています。Finite Impulse Response(FIR)とInfinite Impulse Response(IIR)はこれらの機能を有しています。IIRフィルタはフェーズの歪曲に耐えることができるシステム中に使われています。FIRフィルタはリニア・フェーズを必要とし、本質的に安定した構造を持つシステムに使用されています。FIRフィルタはこれらの根拠により、大多数のシステム中に設計されています。

パラレルFIRフィルタ・コアはゼロ・レイテンシーでフィルタリングを実行できて、今日のアプリケーションにぴったりです。コアはシングル-サイクルとマルチ-サイクルの2つの演算/フィルタリングモードをサポートしています。シングル-サイクルではフィルタリングが1つのクロック・サイクルで実行され、マルチ-サイクルではマルチプル・クロック・サイクルで完成させられます。

特長

  • 最高64までの可変可能なタップ
  • 最高32ビットまでのデータと係数率
  • データサイズと一致したアウトプットサイズ
  • ゼロ・レイテンシー操作
  • サインもしくはサインなしのデータと係数率
  • 修正されたもしくはロード可能な係数率
  • 小数点切り上げと切り捨て
  • 選択可能なラウンディング
  • リアルもしくはコンプレックスデータ
  • 計測可能なアウトプット
  • 完全なパラレル実行
  • エリア/タイムのトレードオフ用にマルチ‐サイクル・モード
  • フィルタの均整を基礎とした最適化
  • IPコア・パッケージ
    • データシートとユーザガイド
    • 有効なシミュレーションモデル
    • ラティス・ネットリスト

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ブロック ダイアグラム

Parallel FIR Filter Block Diagram

パフォーマンスとサイズ

性能とスペック1
パラメータファイル パラメータ LUT4s2 ispXPGA PFUs3 レジスター 外付け Pins System EBRs fMAX1 (MHz)
fir_para_xp_1_002.lpc See Below 858 297 149 31 None 51

1 ラティスのispLEVERTM v.3.0ソフトウェアでLFX1200B-04FE680Cを使用時の数値です。シンプリシティのシンプリファイ Pro c.7.1を一緒に使用してください。このIPコアをispXPGAファミリ内で、違う集積度、パッケージ、スピードもしくはグレードで使用すると、性能は多少違ってきます。
2 Look-Up Table(LUT)はispXPGAの標準論理ブロックです。LUT4は4-インプットLUTです。
3 PFUはLUTと他のリソースを含んでいます。

Description of Netlist Configuration
パラメータファイル名 インプットデータ幅 No. of Taps FIR タイプ 均整 算術タイプ データタイプ アウトプットデータ幅(完全なデータ幅) 修正された係数率
fir_para_xp_1_002.lpc 8 bits 16 Single cycle Symmetric Signed Real Full (21) 60, 44, D9, 37, 35, 16, F6, 39 (HEX)

発注情報

  • パートナンバー:FIR-PARA-XP-N1

IP コアを購入する方法を見つけるためにローカル格子営業所までご連絡ください。

ドキュメント

Quick Reference
Information Resources
Downloads
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Parallel FIR Filter User's Guide
11/1/2005 PDF 285.5 KB
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IP Module Evaluation Tutorial
8/1/2004 PDF 216.1 KB
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The FPGA as a Flexible and Low-Cost Digital Solution for Wireless Base Stations
3/1/2007 PDF 384.9 KB
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Evaluation Package for Parallel FIR Filter for ispXPGA
2/1/2003 ZIP 790.5 KB

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