RISC-V SM CPU IP核

莱迪思RISC-V SM CPU IP包含一个32位RISC-V处理器核和可选的子模块——定时器和可编程中断控制器（PIC）。CPU核支持RV32I指令集、外部中断和调试功能，遵循JTAG – IEEE 1149.1标准。

定时器子模块是一个64位实时计数器，它将一个实时寄存器与另一个寄存器进行比较以置位定时器中断。PIC子模块将多达8个外部中断输入聚合到一个外部中断中。子模块寄存器由处理器核使用一个32位AHB-L 接口进行访问。

该设计使用Verilog HDL实现。它可以使用莱迪思Propel Builder软件进行配置和生成。它可用于CrossLink-NX/MachXO3D/MachXO3/MachXO2 FPGA器件，并使用集成了Synplify Pro综合工具的莱迪思Diamond/Radiant软件的布局布线工具实现。