莱迪思解决方案

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  • 莱迪思Sentry MachXO3D可信根演示

    Demo

    莱迪思Sentry MachXO3D可信根演示

    完整的位流/固件包可帮助您在采用MachXO3D的莱迪思Sentry演示板上演示和测试符合NIST 800-193规范的PFR解决方案
    莱迪思Sentry MachXO3D可信根演示
  • 莱迪思Sentry MachXO3D演示板

    Board

    莱迪思Sentry MachXO3D演示板

    完善的平台来帮助您开发和测试符合NIST 800-193规范的PFR解决方案。包括众多特性以实现调试、接口和扩展
    莱迪思Sentry MachXO3D演示板
  • 莱迪思Sentry采用MachXO3D的可信根参考设计

    Reference Design

    莱迪思Sentry采用MachXO3D的可信根参考设计

    该设计采用莱迪思Sentry IP帮助您开发和测试一套完整的符合NIST 800-193规范的PFR解决方案。您还可以对其进行修改满足特定需求。
    莱迪思Sentry采用MachXO3D的可信根参考设计
  • 莱迪思Sentry ESB Mux IP核用于MachXO3D

    IP Core

    莱迪思Sentry ESB Mux IP核用于MachXO3D

    用于莱迪思Sentry的Propel IP模块:访问MachXO3D的嵌入式安全模块(ESB)的同时进行内部加密操作
    莱迪思Sentry ESB Mux IP核用于MachXO3D
  • 莱迪思Sentry I2C监视器IP核用于MachXO3D

    IP Core

    莱迪思Sentry I2C监视器IP核用于MachXO3D

    用于莱迪思Sentry的Propel IP模块:监视I2C总线上的通信,识别和阻止潜在的非法通信。
    莱迪思Sentry I2C监视器IP核用于MachXO3D
  • 莱迪思Sentry PLD接口IP核用于MachXO3D

    IP Core

    莱迪思Sentry PLD接口IP核用于MachXO3D

    用于莱迪思Sentry的Propel IP模块:通过修改Sentry 解决方案集合随附的C语言程序将您的自定义RTL添加到PFR设计中并对其进行控制
    莱迪思Sentry PLD接口IP核用于MachXO3D
  • 莱迪思Sentry QSPI Streamer IP核用于MachXO3D

    IP Core

    莱迪思Sentry QSPI Streamer IP核用于MachXO3D

    用于莱迪思Sentry的Propel IP模块:提供高速SPI存储器访问便于可信根平台操作中的固件身份验证
    莱迪思Sentry QSPI Streamer IP核用于MachXO3D
  • 莱迪思Sentry QSPI监视器IP核用于MachXO3D

    IP Core

    莱迪思Sentry QSPI监视器IP核用于MachXO3D

    用于莱迪思Sentry的Propel IP模块:监视SPI/QSPI总线上的通信,可识别和阻止潜在的非法通信。
    莱迪思Sentry QSPI监视器IP核用于MachXO3D
  • RISC-V MC CPU IP核

    IP Core

    RISC-V MC CPU IP核

    Propel IP模块:具有可选的定时器和PIC子模块的32位RISC-V处理器核,通过AHB-Lite总线连接到其他Propel各类IP模块。
    RISC-V MC CPU IP核
  • Helion IONOS图像信号处理IP系列

    IP Core

    Helion IONOS图像信号处理IP系列

    来自Helion Vision的全面、高质量、可自行配置的ISP解决方案,包括了从基本到高级的高动态范围成像(HDRI)色彩流水线。
    Helion IONOS图像信号处理IP系列
  • MachXO3D分线板

    Board

    MachXO3D分线板

    小型低成本开发板,可轻松访问MachXO3D FPGA IO,用于通用评估和开发
    MachXO3D分线板
  • MachXO3D开发板

    Board

    MachXO3D开发板

    适用于MachXO3D的通用评估和开发板,拥有大量IO和RaspberryPi、Arduino、Lattice Versa等多个拓展连接器。
    MachXO3D开发板
  • 8N1 UART Transceiver Reference Design

    Reference Design

    8N1 UART Transceiver Reference Design

    8-bit data, no parity, and 1 stop bit Universal Asynchronous Receiver/Transmitter (UART) performs serial-to-parallel and parallel to serial conversions on data characters received from a peripheral device or CPU
    8N1 UART Transceiver Reference Design
  • AHB-Lite互连模块

    IP Core

    AHB-Lite互连模块

    Propel IP模块:全参数化的软IP用于AHB-Lite系统——总线宽度8-1024位,地址宽度最大为32位,支持多达32个主控和32个从动设备。
    AHB-Lite互连模块
  • AHB-Lite到APB桥接模块

    IP Core

    AHB-Lite到APB桥接模块

    Propel IP模块:将高速AHB-lite桥接到低功耗APB。数据总线宽度最大为32位。地址宽度最大为32位。
    AHB-Lite到APB桥接模块
  • APB互连模块

    IP Core

    APB互连模块

    Propel IP模块:完全参数化、最多可连接32个主控和32个从动设备。数据总线宽度最大为32位。地址宽度最大为32位。
    APB互连模块
  • EFB模块

    IP Core

    EFB模块

    Propel IP模块:在MachXO3D上实现嵌入式功能块(EFB),包括I2C、配置模块和带有APB接口的用户闪存。
    EFB模块
  • I2C主控和从动软核 – 简单读写操作

    Demo

    I2C主控和从动软核 – 简单读写操作

    演示了I2C主控和从动简单的数据读写操作。
    I2C主控和从动软核 – 简单读写操作
  • I2C从动软核

    Reference Design

    I2C从动软核

    使用Verilog实现软核I2C从动,支持多款莱迪思FPGA系列
    I2C从动软核
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