定时器/计数器IP

可配置多达8个定时器/计数器和预分频器模块

莱迪思半导体定时器/计数器IP可生成多达8个定时器,可单独运行。它由一个预分频器模块组成,该模块对时钟源进行计数,并提供2、4、8等分频输出,用于减慢定时器的计数率。

该设计在Verilog中实现。它可以使用Lattice Propel™ Builder进行配置和生成。它面向所有器件,使用集成了Synplify Pro®综合工具的Lattice Radiant™和Lattice Diamond®软件布局布线工具实现。

追踪超时——定时器/计数器IP用于追踪系统中的超时。当检测到超时时,它会向CPU生成中断。

用户可配置软件控制的启停——控制寄存器的起始位和停止位可通过高级外设总线(APB)或AHB-Lite寄存器访问进行控制。

定时器寄存器写入可访问性——周期寄存器可通过高级外设总线(APB)访问写入,并在属性Timer Preloaded Value中指定。

特性

  • 可以在单次和连续模式下运行
  • 通过AMBA 3 APB协议v1.0或AMBA 3 AHB-Lite协议v1.0进行寄存器配置
  • 中断处理符合莱迪思中断接口(LINTR)标准
  • 用户可配置的预加载和预分频器值访问模式
  • 向上或向下计数

框图

资源使用情况

定时器数量 寄存器 LUT EBR 面向的器件 综合工具
4 462 754 0 CrossLink™-NX, Certus™-NX Synopsys® Synplify Pro®
4 446 600 0 Avant™-E Synopsys® Synplify Pro®

Order-Info

The Timer/Counter IP Core is provided at no additional cost with Lattice Propel Builder.

文档

快速参考
资讯资源
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Timer/Counter IP User Guide
FPGA-IPUG-02139 1.4 12/20/2024 PDF 690.8 KB
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Timer/Counter IP Release Notes
FPGA-RN-02022 1.0 12/20/2024 PDF 210.2 KB