莱迪思半导体定时器/计数器IP可生成多达8个定时器，可单独运行。它由一个预分频器模块组成，该模块对时钟源进行计数，并提供2、4、8等分频输出，用于减慢定时器的计数率。
该设计在Verilog中实现。它可以使用Lattice Propel™ Builder进行配置和生成。它面向所有器件，使用集成了Synplify Pro®综合工具的Lattice Radiant™和Lattice Diamond®软件布局布线工具实现。
追踪超时——定时器/计数器IP用于追踪系统中的超时。当检测到超时时，它会向CPU生成中断。
用户可配置软件控制的启停——控制寄存器的起始位和停止位可通过高级外设总线（APB）或AHB-Lite寄存器访问进行控制。
定时器寄存器写入可访问性——周期寄存器可通过高级外设总线（APB）访问写入，并在属性Timer Preloaded Value中指定。