RISC-V SM CPU IP核

用于状态机应用的RISC-V CPU

莱迪思RISC-V SM CPU IP包含一个32位RISC-V处理器核和可选的子模块——定时器和可编程中断控制器(PIC)。CPU核支持RV32I指令集、外部中断和调试功能,遵循JTAG – IEEE 1149.1标准。

定时器子模块是一个64位实时计数器,它将一个实时寄存器与另一个寄存器进行比较以置位定时器中断。PIC子模块将多达8个外部中断输入聚合到一个外部中断中。子模块寄存器由处理器核使用一个32位AHB-L 接口进行访问。

该设计使用Verilog HDL实现。它可以使用莱迪思Propel Builder软件进行配置和生成。它可用于CrossLink-NX/MachXO3D/MachXO3/MachXO2 FPGA器件,并使用集成了Synplify Pro综合工具的莱迪思Diamond/Radiant软件的布局布线工具实现。

特性

  • RV32I指令集
  • 五段式流水线
  • 支持AHB-L总线标准,用于指令/数据端口
  • 支持RISC-V特权ISA规范修订版1.10中机器模式下的中断和异常处理
  • MachXO2、MachXO3D和Nexus器件的频率分别为40MHz、50MHz、100 MHz时,性能为0.5 DMIPS/MHz

Block Diagram

Resource Utilization

Avant Device
Configuration LUTs Registers sysMEM EBRs
Processor core only 1045 570 2
Processor core + PIC 1125 607 2
Processor core + Timer 1347 715 2
Processor core + Debug 1352 997 2
Processor core + PIC + Timer 1443 742 2
Processor core + PIC + Timer + Debug 1730 1118 2

Note: Resource utilization characteristics are generated using Lattice Radiant software.

CertusPro-NX Device
Configuration LUTs Registers sysMEM EBRs
Processor core only 996 570 2
Processor core + PIC 1129 607 2
Processor core + Timer 1369 726 2
Processor core + Debug 1257 947 2
Processor core + PIC + Timer 1466 742 2
Processor core + PIC + Timer + Debug 1652 1119 2

Note: Resource utilization characteristics are generated using Lattice Radiant software.

CrossLink-NX Device
Configuration LUTs Registers sysMEM EBRs
Processor core only 899 596 2
Processor core + PIC 980 615 2
Processor core + Timer 1365 715 2
Processor core + Debug 1233 974 2
Processor core + PIC + Timer 1382 724 2
Processor core + PIC + Timer + Debug 1721 1127 2

Note: Resource utilization characteristics are generated using Lattice Radiant software.

To view the complete Resource Utilization of the RISC-V SM IP Core, click here to view the table.

文档

快速参考
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RISC-V SM CPU IP Core - User Guide
FPGA-IPUG-02240 1.0 12/5/2023 PDF 577.5 KB