I2C从设备IP核

I2C总线接口

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I2C（集成电路总线）是一种简单的低带宽短距离协议。常见于接受间歇访问的外围设备系统中。它通常用于短距离传输系统。在此类系统中，需最小化板上的走线数量。在I2C总线上启动数据传输的设备通常称为主控，而被寻访的设备称为从设备。

莱迪思半导体的通用I2C从设备IP核提供设备寻址、读/写操作和确认机制。FPGA本身的可编程性让用户能够灵活配置I2C从设备到任意合法的从设备地址，从而避免了在多个从设备下，I2C总线上可能存在的从设备地址冲突。

它可适用于CrossLink-NX™ FPGA器件，通过使用莱迪思Radiant 软件的布局布线工具以及Synplify Pro®综合工具实现。

特性

  • 在可编程SCL频率下支持7位和10位寻址模式
  • 支持总线速率：• 标准模式（Sm）–最高100 kbit/s，快速模式（Fm）–最高400 kbit/s，以及增强快速模式（Fm +）–最高1 Mbit/s
  • 集成上拉和毛刺滤波器
  • 轮询和带外中断模式
  • 支持时钟拉伸
  • 可配置地址和数据通道上的ACK/NACK响应

Block Diagram

I2C Slave IP Core Block Diagram放大图片

Performance and Size

Nexus Family
LFMXO5-25-9BBG400I
Configuration Clk Fmax (MHz)* Slice Registers LUTs EBRs
Default 168 319 397 0
APB Mode Enable: false,
Others = Default		 200 304 370 0
Implementation of FIFO = EBR,
Others = Default		 157 303 364 2
TX FIFO Almost Empty Flag: 1,
RX FIFO Almost Full Flag: 1,
Others = Default		 168 319 385 0
FIFO Depth: 256,
TX FIFO Almost Empty Flag: 256,
RX FIFO Almost Full Flag: 256,
Others = Default		 167 349 1088 0

Note: Fmax is generated when the FPGA design only contains I2C Slave IP Core, and the target frequency is 50MHz. These values may be reduced when user logic is added to the FPGA design.

LFMXO5-25-7BBG400I
Configuration Clk Fmax (MHz)* Slice Registers LUTs EBRs
Default 101 319 385 0
APB Mode Enable: false,
Others = Default		 120 304 370 0
Implementation of FIFO = EBR,
Others = Default		 103 303 365 2
TX FIFO Almost Empty Flag: 1,
RX FIFO Almost Full Flag: 1,
Others = Default		 94 319 385 0
FIFO Depth: 256,
TX FIFO Almost Empty Flag: 256,
RX FIFO Almost Full Flag: 256,
Others = Default		 101 349 1089 0

Note: Fmax is generated when the FPGA design only contains I2C Slave IP Core, and the target frequency is 50MHz. These values may be reduced when user logic is added to the FPGA design.

Ordering Information

Available for free to use in Lattice Radiant design software.

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I2C Slave IP Core - Lattice Radiant Software
FPGA-IPUG-02072 1.4 5/31/2022 PDF 703.8 KB

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