I2C主控IP核

Control for I2C Bus Interface

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I2C（集成电路总线）是一种简单的低带宽短距离协议。常见于接受间歇访问的外围设备系统中。它通常用于短距离传输系统。在此类系统中，需最小化板上的走线数量。在I2C总线上启动数据传输的设备通常称为主控，而被寻访的设备称为从设备。

莱迪思半导体的通用I2C主控IP核提供了控制I2C总线的有效途径。FPGA本身的可编程性让用户能够灵活配置I2C主控设备满足自身需要，如此一来，用户就能自定义I2C主机控制器，满足特定的设计要求。该设计通过Verilog实现。

它可适用于CrossLink-NX™ FPGA器件，通过使用莱迪思Radiant 软件的布局布线工具以及Synplify Pro®综合工具实现。

特性

  • 在可编程SCL频率下支持7位和10位寻址模式，支持总线速率：• 标准模式（Sm）–最高100 kbit/s，快速模式（Fm）–最高400 kbit/s，以及增强快速模式（Fm +）–最高1 Mbit/s
  • 集成上拉和毛刺滤波器
  • 多主控系统中支持仲裁丢失检测
  • 轮询和带外中断模式
  • 可选LMMI或APB接口支持时钟拉伸

Block Diagram

I2C Master IP Core Block Diagram放大图片

Performance and Size

Avant Family
Configuration Clk Fmax (MHz)* Slice Registers LUTs EBRs
Default 115.168 508 587 0
APB Mode Enable is Unchecked,
Others = Default		 249.813 491 576 0
Implementation of FIFO = EBR,
Others = Default		 116.239 492 559 2
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Others = Default		 99.78 620 1164 0
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Implementation of FIFO = EBR,
Others = Default		 97.809 604 651 2
Nexus Family (CrossLink-NX)
Configuration Clk Fmax (MHz)* Slice Registers LUTs EBRs
Default 179.662 508 609 0
APB Mode Enable is Unchecked,
Others = Default		 200 489 652 0
Implementation of FIFO = EBR,
Others = Default		 190.876 494 584 2
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Others = Default		 137.893 623 1388 0
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Implementation of FIFO = EBR,
Others = Default		 190.949 604 697 2

Note: Fmax is generated when the FPGA design only contains I2C Slave IP Core and the target Frequency is 50 MHz. These values may be reduced when user logic is added to the FPGA design.

Ordering Information

Available for free to use in Lattice Radiant design software.

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I2C Master IP Core - Lattice Radiant Software
FPGA-IPUG-02071 1.6 3/31/2023 PDF 620.3 KB

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