字节数据到像素转换

将D-PHY接收器的并行数据转换为像素格式

由于对显示器的要求越来越高,桥接应用越来越受欢迎。移动行业处理器接口(MIPI®)D-PHY是一个非常常见的应用接口。它主要用于支持移动设备中的摄像机和显示器的互连,并且已经成为今天智能手机行业主流的高速PHY解决方案。MIPI D-PHY基于MIPI摄像机串行接口-2(CSI-2)和MIPI显示串行接口(DSI)协议。MIPI D-PHY满足手机设计对于低功耗、低噪声、高噪声免疫的要求。

字节到像素转换器IP将基于CSI-2/DSI标准的视频有效载荷数据包从D-PHY接收器模块的输出转换为像素格式。此外,字节到像素转换器IP基于CSI-2或DSI同步数据包在像素域中生成摄像头/视频控制信号。字节到像素转换IP接收基于CSI-2/DSI标准的视频有效载荷数据包,并生成像素格式的输出。

特性

  • 兼容MIPI DSI和CSI-2视频格式
  • 1、2或4通道输入
  • 每个通道8位(gear 8)或16位(gear 16)输入
  • 每个像素时钟周期输出1、2或4个像素
  • 使用同步脉冲的非突发模式

Block Diagram

Resource Utilization

IP Configuration for Avant Family
LAV-AT-500E-3LFG1156C
Device LUTs Registers sysMem EBRs Programmable I/O
CSI2,RAW10,Byte Side Clock
Frequency 100 MHz, Pixel Side
Clock Frequency 80 MHz, Word Count 720
545 304 1 19
CSI2,RGB888,Byte Side Clock
Frequency 150 MHz, Pixel Side
Clock Frequency 100 MHz, Word Count 720
589 351 1 19
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 50 MHz, Pixel Side
Clock Frequency 160 MHz, Word Count 2052
670 433 1 19
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 112.5 MHz, Pixel Side
Clock Frequency 150 MHz, Word Count 3600
616 406 1 19
DSI,RGB666, Number of RX
Lanes 1, Byte Side Clock
Frequency 108 MHz, Pixel Side
Clock Frequency 96 MHz, Word Count 2160
587 392 1 22
DSI,RGB666, Number of RX
Lanes 2, Byte Side Clock
Frequency 140.625 MHz, Pixel
Side Clock Frequency 125 MHz, Word Count 2160
631 371 1 22

Note: The distributed RAM utilization is accounted for in the total LUT4 utilization. The actual LUT4 utilization is distribution among logic, distributed RAM, and ripple logic.

IP Configuration for Nexus Family
Device LUTs Registers sysMem EBRs Programmable I/O
CSI2,RAW10,Byte Side Clock
Frequency 100 MHz, Pixel Side
Clock Frequency 80 MHz, Word Count 720
369 287 1 51
CSI2,RGB888,Byte Side Clock
Frequency 150 MHz, Pixel Side
Clock Frequency 100 MHz, Word Count 720
399 324 1 73
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 50 MHz, Pixel Side
Clock Frequency 160 MHz, Word Count 2050
495 363 2 75
CSI2,RGB888, Number of RX
Lanes 4, Byte Side Clock
Frequency 112.5 MHz, Pixel Side
Clock Frequency 150 MHz, Word Count 3600
421 386 2 89
DSI,RGB666, Number of RX
Lanes 1, Byte Side Clock
Frequency 108 MHz, Pixel Side
Clock Frequency 96 MHz, Word Count 2160
534 337 1 68
DSI,RGB666, Number of RX
Lanes 2, Byte Side Clock
Frequency 140.625 MHz, Pixel
Side Clock Frequency 125 MHz,
Number of Output Pixels 2,
Word Count 21600
649 427 1 102

Note: The distributed RAM utilization is accounted for in the total LUT4 utilization. The actual LUT4 utilization is distribution among logic, distributed RAM, and ripple logic.

IP Configuration for CrossLink Family
IP User-Configurable Parameters Slices LUTs Registers sysMem EBRs Programmable I/O
RGB888,
Gear 16,
4-lane,
2 pixel output
463 511 548 6 0
RGB888,
Gear 8,
4-lane,
2 pixel output
267 289 333 3 0
RGB888,
Gear 16,
2-lane,
1 pixel output
249 259 305 3 0
RGB888,
Gear 8,
2-lane,
1 pixel output
215 238 264 2 0

订购信息

字节转像素IP可在Diamond设计软件中免费使用。

若要在Radiant设计软件中使用该IP,则需购买:

产品系列 订购编号 描述
CrossLink-NX BYTE-PIXEL-CNX-U 单次设计许可
CrossLink-NX BYTE-PIXEL-CNX-UT 多站点许可

文档

快速参考
标题 编号 版本 日期 格式 文件大小
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Byte-to-Pixel Converter IP - Lattice Diamond Software
FPGA-IPUG-02027 1.4 10/14/2021 PDF 1.7 MB
Byte to Pixel IP Core - Lattice Radiant Software
FPGA-IPUG-02079 1.8 12/5/2023 PDF 1.3 MB

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