JESD204B IP核

实现HetNet系统中的互连

JEDEC标准No. 204B (JESD204B)定义了数据转换器和逻辑器件之间的一个串行接口。它包含了设计人员用于实现能够与其他符合该标准的器件(转换器)进行通信的逻辑器件的必要信息。莱迪思的JESD204B 3G/5G IP 核支持一个Rx核(ADC到FPGA)和/或一个Tx核(FPGA到DAC)。Rx和Tx核都可以分别产生,使用不同的参数。

特性

  • JEDEC标准子集No. 204B(JESD204B.01) 2011年7月
  • Rx核基于Subclass 0和subclass 1执行通道对齐    
  • Rx核执行帧对齐检测/监测和8位重对齐
  • Rx核执行用户使能的解扰
  • Rx核在初始化通道同步时,恢复链路的配置参数,然后与用户选择的参数比较,产生一个配置不匹配错误
  • Tx核执行用户使能的加扰
  • Tx核产生初始化通道对齐时序
  • Tx核执行对齐字符产生
  • Tx核在初始通道同步序列中通过用户选择的参数值寻找链路配置数据
  • 用于低内核频率的16位(3G)或32位(5G)逻辑结构(fabric)接口每通道
  • 单次帧/多帧边界标志比数据提前一个时钟周期,使用户易于控制成帧器/解帧器(framer/de-framer)的状态机转换

立即跳转到

框图

JESD204B IP Core Block Diagram

性能和尺寸

JESD204B 3G IP核主要参数
支持的FPGA系列 LatticeECP3 ECP5
目标器件 LFE3-70EA-6FN672C LFE5UM-85F-8BG756C
最高数据速率 3 Gbps 3 Gbps
数据通道宽度 16位每通道,
2条通道一共32位
16位每通道,
2条通道一共32位
LUT Rx:4886/Tx:651 Rx:2276/Tx:534
sysMEM™ EBR Rx:2/Tx:0 Rx:2/Tx:0
寄存器 Rx:2174/Tx:266 Rx:2170/Tx:266
JESD204B 5G IP核主要参数
支持的FPGA系列 ECP5-5G
目标器件 LFE5UM5G-85F-8BG756C
最高数据速率 5 Gbps
数据通道宽度 32位每通道,
2条通道一共64位
LUT Rx:3475/Tx:936
sysMEM™ EBR Rx:0/Tx:0
寄存器 Rx:3977/Tx:621

订购信息

系列 部件编号
ECP5-5G JESD-204B-E5G-U
JESD-204B-E5G-UT
ECP5 JESD-204B-E5-U
JESD-204B-E5-UT

IP版本:3.3

评估:下载该IP的完整评估版,请使用IPexpress工具并点击工具条上的IP Server按钮。可查看所有可供下载的LatticeCORE IP核和模块。查看/下载IP的更多信息,请访问IP Express快速入门指南。

购买:如要购买该IP核,请联系您当地的莱迪思销售办事处。

文档

快速参考
标题 编号 版本 日期 格式 文件大小
选择全部
JESD204B IP Core User Guide
FPGA-IPUG-02010 2.3 6/20/2017 PDF 3 MB