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  • Human Face Identification AI

    Reference Design

    Human Face Identification AI

    Uses a Convolutional Neural Network in the ECP5 FPGA to detect a human face, and match to known registered faces. Can be adapted to work with any other object.
    Human Face Identification AI
  • Helion IONOS画像シグナル処理IPポートフォリオ

    IP Core

    Helion IONOS画像シグナル処理IPポートフォリオ

    Comprehensive, high-quality, highly-configurable ISP solution from Helion Vision, from basic to advanced High Dynamic Range Imaging (HDRI) color pipelines.
    Helion IONOS画像シグナル処理IPポートフォリオ
  • Lattice Image Signal Processing Demo

    Demo

    Lattice Image Signal Processing Demo

    Provides a complete ISP example design on the Lattice ECP5 FPGA for the Embedded Vision Development Kit, ideal for Industrial, Medical, and Automotive applications.
    Lattice Image Signal Processing Demo
  • Lattice Image Signal Processing Reference Design

    Reference Design

    Lattice Image Signal Processing Reference Design

    Configure an ECP5 FPGA-based ISP solution tailored to your Industrial, Medical, and Automotive application.
    Lattice Image Signal Processing Reference Design
  • Human Face Identification AI

    Demo

    Human Face Identification AI

    Register and identify faces without retraining, eliminating the need for uploading images and lengthy retraining using a GPU.
    Human Face Identification AI
  • 人感検出

    Demo

    人感検出

    Uses an artificial intelligence (AI) algorithm to detect human presence with either the powerful ECP5 FPGA, or small, low-power iCE40 UltraPlus FPGA.
    人感検出
  • 人数カウント

    Demo

    人数カウント

    人数カウントのデモはラティスのECP5 FPGAと畳み込みニューラルネットワーク(CNN)アクセラレーションエンジンを活用
    人数カウント
  • 荷物検出

    Demo

    荷物検出

    LatticeECP5 FPGA組込みビジョン開発キットに実装されたYOLO CNNを使用した荷物(小包)検出デモ
    荷物検出
  • 車両の識別

    Demo

    車両の識別

    LatticeECP5 FPGA組込みビジョン開発キットに実装されたYOLO CNNを使用した荷物(小包)検出デモ
    車両の識別
  • 速度標識検出

    Demo

    速度標識検出

    Lattice sensAI スタックを使った速度標識検出
    速度標識検出
  • Bitec DisplayPort IP Core

    IP Core

    Bitec DisplayPort IP Core

    Lattice has partnered with Bitec to bring the DisplayPort 1.4a compliant IP Core (with eDP 1.4 support) to the ECP5 FPGA. Supports resolutions of up to 1080p60
    Bitec DisplayPort IP Core
  • Board

    DisplayPort VIP 入力ボード

    DisplayPort 1.4a 準拠IP (eDP 1.4を含む)
    DisplayPort VIP 入力ボード
  • Board

    DisplayPort VIP 出力ボード

    DisplayPort 1.4a 準拠IP (eDP 1.4を含む)
    DisplayPort VIP 出力ボード
  • DisplayPort 伝送デモ

    Demo

    DisplayPort 伝送デモ

    低消費電力、量産型ECP5向けのDisplayPort 1.4aインターフェース
    DisplayPort 伝送デモ
  • DisplayPort 受信デモ

    Demo

    DisplayPort 受信デモ

    低消費電力で生産価格のECP5用DisplayPort 1.4aインターフェース
    DisplayPort 受信デモ
  • Tri-Speed イーサネット・メディアアクセス・コントローラ

    IP Core

    Tri-Speed イーサネット・メディアアクセス・コントローラ

    ホストプロセッサとイーサネットネットワーク間でデータの送受信をします。 IEEE 802.3準拠、10/100/1000 オペレーションをサポート。
    Tri-Speed イーサネット・メディアアクセス・コントローラ
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