ラティス FPGA ベースの LPDDR2 ソリューション － ラティスの低消費電力ダブルデータレート (LPDDR2) シンクロナス・ダイナミック・ランダムアクセスメモリ (SDRAM) コントローラ Lite は業界標準 LPDDR2 メモリデバイス・JESD209-2D 規格に準拠したモジュールとインタフェースする汎用メモリコントローラです。
LPDDR2 インタフェースを簡単に実装 － この IP コアは LPDDR2 メモリコントローラの実装する作業を削減します。
注意：この Lite 版の IP は LPDDR2 が LPDDR3 と共通の機能とコマンドのみ対応します。つまり、バースト長 8 は対応しますが、4 と 16 は対応してません。 また、フラッシュメモリコマンド (LPDDR2-N) にも対応していません。
1. パフォーマンスと内部リソースの使用率は、LFE5UM コントロールパックを適用したラティス Diamond 3.10 開発ソフトウェアで LFE5UM-85F-8MG756C をターゲットに算出しました。パフォーマンスは開発ソフトウェアのバージョンやターゲットにする ECP5 ファミリのデバイスサイズやスピードグレードによって異なります。2. I/O 列に表示されている数量は LPDDR2 メモリインターフェースに必要な I/O 数です。ユーザーインターフェース (ローカルサイド) の I/O 数は含まれていません。 3. 最速スピードグレード (-8)、データバス幅 32 ビットまたはそれ以下、チップセレクトを1つ、のときに LPDDR2 IP コアは最大 400 MHz (800 LPDDR2) で動作します。
IP バージョン: 1.0
IP の評価: この IP のフル評価バージョンをダウンロードするためには、Clarity Designer のメインウインドウの IP Server タブを開いてください。このタブにダウンロード可能な評価用 LatticeCORE IP がすべて表示されます。
IP の購入: IP コアのご購入については、ラティスの営業担当までお問い合わせください。
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