I2C マスタ IP コア

I2C バスインタフェース制御

I2C (Inter-Integrated Circuit) バスはシンプルで少ないバンド幅、短い通信距離向けプロトコルです。間欠的にアクセスされる周辺デバイスがあるシステムで多く採用されています。通常、基板上の配線数を最小限に抑える必要があるシステムで使われています。I2C バスで送信を開始するデバイスをマスタとし、アドレスが割り振られるデバイスはスレーブとします。

ラティスセミコンダクターの汎用 I2C マスタ IP コアは、I2C バスを制御する効果的な方法を提供します。プログラム可能な FPGA はI2C マスタデバイスを必要に応じて変更することができます。そのためユーザは設計仕様に合わせるために I2C マスタコントローラをカスタマイズできます。

このデザインは Verilog で提供され、ラティス Radiant ソフトウェアの配置配線ツールとSyplify Pro® 論路合成ツールで CrossLink-NXTM FPGA に実装されます。

機能

  • 7 ビットと 10 ビット アドレスモードに対応
  • 変更可能な SCL 周波数で以下のバススピードをサポート:

スタンダードモード (Sm) – 最大 100 kbit/s

ファーストモード (Fm) – 最大 400 kbit/s

ファーストモードプラス (Fm+) – 最大 1 Mbit/s

  • 内蔵プルアップ、グリッチ・フィルタ
  • マルチマスタシステムでのアービトレーション・ロスト検出
  • ポーリングとアウトオブバンド割り込みモード
  • クロックストレッチをサポートする LMMI または APB インタフェースを選択可能

Block Diagram

Performance and Size

Avant Family
Configuration Clk Fmax (MHz)* Slice Registers LUTs EBRs
Default 115.168 508 587 0
APB Mode Enable is Unchecked,
Others = Default
249.813 491 576 0
Implementation of FIFO = EBR,
Others = Default
116.239 492 559 2
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Others = Default
99.78 620 1164 0
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Implementation of FIFO = EBR,
Others = Default
97.809 604 651 2
Nexus Family (CrossLink-NX)
Configuration Clk Fmax (MHz)* Slice Registers LUTs EBRs
Default 179.662 508 609 0
APB Mode Enable is Unchecked,
Others = Default
200 489 652 0
Implementation of FIFO = EBR,
Others = Default
190.876 494 584 2
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Others = Default
137.893 623 1388 0
FIFO Depth = 256,
RX FIFO Almost Full Flag = 254,
Implementation of FIFO = EBR,
Others = Default
190.949 604 697 2

Note: Fmax is generated when the FPGA design only contains I2C Slave IP Core and the target Frequency is 50 MHz. These values may be reduced when user logic is added to the FPGA design.

Ordering Information

Available for free to use in Lattice Radiant design software.

資料

Quick Reference
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I2C Controller IP Core - Lattice Radiant Software
FPGA-IPUG-02071 1.7 8/25/2023 PDF 635.4 KB

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